CN216902954U

CN216902954U - 功率半导体组件

Info

Publication number: CN216902954U
Application number: CN202220324728.XU
Authority: CN
Inventors: 周明弘; 鎌冢安正
Original assignee: UPI Semiconductor Corp
Current assignee: UPI Semiconductor Corp
Priority date: 2022-02-17
Filing date: 2022-02-17
Publication date: 2022-07-05
Anticipated expiration: 2032-02-17

Abstract

本实用新型提供一种功率半导体组件包括：半导体层以及金属布局层。半导体层具有多个有源区。金属布局层配置在半导体层上。金属布局层包括：多条第一栅极总线以及第二栅极总线。多条第一栅极总线沿着第一方向延伸并沿着第二方向平行排列。多条第一栅极总线分别通过多个导电插塞电性连接至多个有源区。第二栅极总线沿着第二方向延伸且与多条第一栅极总线电性连接。第二栅极总线的宽度与多条第一栅极总线的最小宽度的比值大于等于1.5。因此，本实用新型的功率半导体组件可降低不同金属栅极线与栅极焊垫之间的栅极阻抗差异，以使不同有源区的组件切换速度趋近一致。

Description

功率半导体组件

技术领域

本实用新型涉及一种半导体组件，尤其涉及一种功率半导体组件。

背景技术

在金属氧化物半导体(MOS)组件中，金属栅极布局会受限于封装结构等因素而需要将栅极焊垫(gate pad)配置在芯片的角落处。在功率半导体组件功率越来越大以及芯片面积越来越大的趋势下，需要使用多条金属栅极线来降低大面积芯片的MOS组件中的栅极电阻(Rg)。然而，随着金属栅极线与栅极焊垫之间的距离增加，金属栅极线与栅极焊垫之间的栅极电阻也随之增加。在此情况下，不同金属栅极线与栅极焊垫之间的栅极阻抗差异会导致有源区的组件切换速度不一致，进而影响组件效能。

实用新型内容

本实用新型提供一种功率半导体组件，其可降低不同金属栅极线与栅极焊垫之间的栅极阻抗差异，以使不同有源区的组件切换速度趋近一致。

本实用新型提供一种功率半导体组件包括：半导体层以及金属布局层。半导体层具有多个有源区。金属布局层配置在半导体层上。金属布局层包括：多条第一栅极总线以及第二栅极总线。多条第一栅极总线沿着第一方向延伸并沿着第二方向平行排列。多条第一栅极总线分别通过多个导电插塞电性连接至多个有源区。第二栅极总线沿着第二方向延伸且与多条第一栅极总线电性连接。第二栅极总线的宽度与多条第一栅极总线的最小宽度的比值大于等于1.5。

在本实用新型的一实施例中，上述的第二栅极总线的宽度与多条第一栅极总线的最小宽度的比值介于1.5至3.0之间。

在本实用新型的一实施例中，上述的金属布局层还包括耦接第二栅极总线与多条第一栅极总线中的一者的栅极焊垫。

在本实用新型的一实施例中，靠近上述的栅极焊垫的一第一栅极总线的第一宽度小于远离栅极焊垫的另一第一栅极总线的第二宽度。

在本实用新型的一实施例中，上述的多条第一栅极总线的宽度随着与栅极焊垫之间的距离增加而增加。

在本实用新型的一实施例中，上述的多条第一栅极总线与第二栅极总线位于同一水平处，且多条第一栅极总线与第二栅极总线具有相同厚度。

在本实用新型的一实施例中，上述的第二栅极总线位于多条第一栅极总线上，且第二栅极总线的厚度大于多条第一栅极总线的平均厚度。

在本实用新型的一实施例中，上述的第二栅极总线的截面积大于多条第一栅极总线的平均截面积。

在本实用新型的一实施例中，上述的第二栅极总线包括直线形状、弯曲形状或其组合。

在本实用新型的一实施例中，上述的第一方向与第二方向彼此正交。

基于上述，本实用新型通过增加第二栅极总线的宽度、厚度或是截面积来降低不同第一栅极总线与栅极焊垫之间的阻抗差异，以使不同有源区的组件切换速度趋近一致，进而提升组件效能。

为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本实用新型的第一实施例的一种功率半导体组件的布局示意图；

图2A是沿着图1的A-A切线的剖面示意图；

图2B是沿着图1的B-B切线的剖面示意图；

图2C是沿着图1的B-B切线的替代剖面示意图；

图3是依照本实用新型的第二实施例的一种功率半导体组件的布局示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本实用新型。然而，本实用新型也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的组件，以下段落将不再一一赘述。

图1是依照本实用新型的第一实施例的一种功率半导体组件的布局示意图。图2A是沿着图1的A-A切线的剖面示意图。图2B是沿着图1的B-B切线的剖面示意图。图2C是沿着图1的B-B切线的替代剖面示意图。

请参照图1，本实用新型提供一种功率半导体组件10包括：半导体层100以及金属布局层110。具体来说，半导体层100具有多个有源区AA。在本实施例中，半导体层100可以是硅衬底。有源区AA可具有多个金属氧化物半导体(MOS)组件，例如是但不限于沟槽式栅极功率金氧半场效晶体管(Trench Gate Power MOSFET)组件。每一个MOS组件可至少具有栅极结构、源极以及漏极(未示出)。栅极结构可包括多晶硅栅极102。在一实施例中，多晶硅栅极102包括多晶硅栅极线102a与多晶硅栅极块102b。多条多晶硅栅极线102a可沿着第二方向D1延伸且沿着第一方向D1平行排列。如图1所示，多晶硅栅极线102a可从有源区AA延伸至终端区TA，并与多晶硅栅极块102b在终端区TA中物理连接。在一实施例中，相邻多晶硅栅极线102a之间的间距102d可以相同或是不同，其可约为0.1μm。在一实施例中，多晶硅栅极块102b彼此交错排列。虽然图1所示出的多晶硅栅极块102b是矩形，但本实用新型不以此为限。在其他实施例中，多晶硅栅极块102b也可以是圆形、多边形等各种形状。

在一实施例中，金属布局层110配置在半导体层100上。具体来说，金属布局层110可包括：多条第一栅极总线112a、112b…112f(以下统称为第一栅极总线112)与第二栅极总线114。多条第一栅极总线112可沿着第一方向D1延伸并沿着第二方向D2平行排列。在一实施例中，第一栅极总线112可具有相同的宽度112w，但本实用新型不以此为限。在替代实施例中，第一栅极总线112可具有不同的宽度，如图3所示，将于后续段落详细说明。多条第一栅极总线112可分别通过多个导电插塞106电性连接至多个有源区AA中MOS组件的多晶硅栅极块102b。也就是说，第一栅极总线112通过内埋在介电层104中的导电插塞106与多晶硅栅极102电性连接，如剖面图2A所示。在本实施例中，多条金属栅极线112可用以降低大面积芯片的MOS组件中的栅极电阻(Rg)。

另外，第二栅极总线114可沿着第二方向D2延伸且与多条第一栅极总线112电性连接。也就是说，第二栅极总线114通过多条第一栅极总线112与多晶硅栅极102电性连接。虽然图1所示出的第二栅极总线114为单一条直线形状的栅极总线，但本实用新型不以此为限。在替代实施例中，第二栅极总线114可包括两条直线形状的栅极总线。在其他实施例中，第二栅极总线114也可以是具有弯曲形状的栅极总线。在一实施例中，第一方向D1与第二方向D2彼此正交。举例来说，第一方向D1可以是X方向，而第二方向D2可以是Y方向；反之也成立。

此外，金属布局层110还可包括栅极焊垫116。在一实施例中，栅极焊垫116可耦接第二栅极总线114与第一栅极总线112b。也就是说，栅极焊垫116可视为金属块以物理连接第二栅极总线114与第一栅极总线112b，且栅极焊垫116可与其他第一栅极总线112a、112f物理分隔。在一实施例中，第一栅极总线112、第二栅极总线114以与栅极焊垫116可具有相同金属材料，例如是铜、钨、铝、铝铜等。但本实用新型不以此为限。在其他实施例中，第一栅极总线112、第二栅极总线114以与栅极焊垫116可具有不同金属材料。

值得注意的是，第二栅极总线114的宽度114w与多条第一栅极总线112的最小宽度(或平均宽度)112w的比值(也就是114w/112w)可大于等于1.5。在一实施例中，第二栅极总线114的宽度114w与第一栅极总线112的最小宽度112w的比值可介于1.5至3.0之间。从模拟数据可知，在现有技术中，当第一栅极总线112的宽度112w等于第二栅极总线114的宽度114w(例如10μm)时，最远的第一栅极总线112f与栅极焊垫116之间的电阻与最近的第一栅极总线112b与栅极焊垫116之间的电阻的差距为156％。在本实施例中，当第一栅极总线112的最小宽度(或平均宽度)112w固定为10μm，且将第二栅极总线114的宽度114w分别增加至15μm、20μm以及30μm之后，最远的第一栅极总线112f与栅极焊垫116之间的电阻与最近的第一栅极总线112b与栅极焊垫116之间的电阻的差距分别减小为117％、97％以及73％。也就是说，当第二栅极总线114的宽度114w与第一栅极总线112的最小宽度112w的比值介于1.5至3.0之间时，不同第一栅极总线112与栅极焊垫116之间的阻抗差异可有效降低，以使不同有源区AA的组件切换速度趋近一致，进而提升组件效能。额外地，组件寄生电感也略有下降。另一方面，当第二栅极总线114的宽度114w与第一栅极总线112的最小宽度112w的比值大于3时，过宽的第二栅极总线114则会大幅度地牺牲有源区AA的面积，而无法有效利用芯片使用面积，进而丧失商业竞争力。

在一实施例中，如图2B所示，第一栅极总线112与第二栅极总线114可位于同一水平处。也就是说，第一栅极总线112与第二栅极总线114可通过同一工艺配置在介电层104上，以使介电层104夹置在半导体层100与第一栅极总线112以及第二栅极总线114之间。在此实施例中，第一栅极总线112与第二栅极总线114具有相同厚度T1。但本实用新型不以此为限，在替代实施例中，如图2C所示，第二栅极总线114可配置在第一栅极总线112与介电层118上。具体来说，第二栅极总线114可自第一栅极总线112的侧壁延伸至介电层118的顶面上。在此实施例中，第二栅极总线114的厚度T2可大于第一栅极总线112的厚度T3。换言之，第二栅极总线114的宽度114w(图1)与厚度T2皆可大于第一栅极总线112的宽度112w(图1)与厚度T3。因此，第二栅极总线114的截面积也可大于第一栅极总线112的截面积。

请参照图3，基本上，第二实施例的功率半导体组件20与第一实施例的功率半导体组件10相似，只是功率半导体组件20省略示出了有源区AA、终端区TA、多晶硅栅极102以及导电插塞106，且第一栅极总线112具有不同宽度。具体来说，靠近栅极焊垫116的第一栅极总线112b的宽度112w2(也可称为第一宽度)小于远离栅极焊垫116的另一第一栅极总线112a的宽度112w1(也可称为第二宽度)。在一实施例中，第一栅极总线112的宽度随着与栅极焊垫116之间的距离增加而增加。举例来说，第一栅极总线112f的宽度112w6大于第一栅极总线112e的宽度112w5；第一栅极总线112e的宽度112w5大于第一栅极总线112d的宽度112w4；第一栅极总线112d的宽度112w4大于第一栅极总线112c的宽度112w3；第一栅极总线112c的宽度112w3大于第一栅极总线112b的宽度112w2。

从模拟数据可知，在现有技术中，当第一栅极总线112的宽度112w等于第二栅极总线114的宽度114w(例如10μm)时，最远的第一栅极总线112f与栅极焊垫116之间的电阻与最近的第一栅极总线112a与栅极焊垫116之间的电阻的差距为156％。在本实施例中，当第二栅极总线114的宽度114w固定为20μm，且将第一栅极总线112a～112f的宽度112w1～112w6分别设置为11μm、10μm、12μm、13μm、14μm以及15μm，最远的第一栅极总线112f与栅极焊垫116之间的电阻与最近的第一栅极总线112b与栅极焊垫116之间的电阻的差距可减小为62％。在替代实施例中，当第二栅极总线114的宽度114w固定为20μm，且将第一栅极总线112a～112f的宽度112w1～112w6分别设置为12μm、10μm、15μm、17μm、19μm以及20μm，最远的第一栅极总线112f与栅极焊垫116之间的电阻与最近的第一栅极总线112b与栅极焊垫116之间的电阻的差距可减小为46％。也就是说，第一栅极总线112的宽度可随着与栅极焊垫116之间的距离增加而增加时，不同第一栅极总线112与栅极焊垫116之间的阻抗差异可有效降低，以使不同有源区AA的组件切换速度趋近一致，进而提升组件效能。另一方面，第一栅极总线112的宽度增加也会相对牺牲有源区AA的面积。在此情况下，第一栅极总线112f的最大宽度112w6与第一栅极总线112b的最小宽度112w2的比值可介于1.5至2之间，但不以此为限。

综上所述，本实用新型通过增加第二栅极总线的宽度、厚度或是截面积来降低不同第一栅极总线与栅极焊垫之间的阻抗差异，以使不同有源区的组件切换速度趋近一致，进而提升组件效能。另外，本实用新型还可将第一栅极总线的宽度随着与栅极焊垫之间的距离增加而增加来降低不同第一栅极总线与栅极焊垫之间的电阻差异。

虽然本实用新型已以实施例揭示如上，然其并非用以限定本实用新型，任何所属技术领域中技术人员，在不脱离本实用新型的精神和范围内，当可作些许的更改与润饰，故本实用新型的保护范围当视权利要求所界定的为准。

Claims

1.一种功率半导体组件，其特征在于，包括：

半导体层，具有多个有源区；以及

金属布局层，配置在所述半导体层上，其中所述金属布局层包括：

多条第一栅极总线，沿着第一方向延伸并沿着第二方向平行排列，其中所述多条第一栅极总线分别通过多个导电插塞电性连接至所述多个有源区；以及

第二栅极总线，沿着所述第二方向延伸且与所述多条第一栅极总线电性连接，其中所述第二栅极总线的宽度与所述多条第一栅极总线的最小宽度的比值大于等于1.5。

2.根据权利要求1所述的功率半导体组件，其特征在于，所述第二栅极总线的所述宽度与所述多条第一栅极总线的所述最小宽度的所述比值介于1.5至3.0之间。

3.根据权利要求1所述的功率半导体组件，其特征在于，所述金属布局层还包括耦接所述第二栅极总线与所述多条第一栅极总线中的一者的栅极焊垫。

4.根据权利要求3所述的功率半导体组件，其特征在于，靠近所述栅极焊垫的一第一栅极总线的第一宽度小于远离所述栅极焊垫的另一第一栅极总线的第二宽度。

5.根据权利要求3所述的功率半导体组件，其特征在于，所述多条第一栅极总线的宽度随着与所述栅极焊垫之间的距离增加而增加。

6.根据权利要求1所述的功率半导体组件，其特征在于，所述多条第一栅极总线与所述第二栅极总线位于同一水平处，且所述多条第一栅极总线与所述第二栅极总线具有相同厚度。

7.根据权利要求1所述的功率半导体组件，其特征在于，所述第二栅极总线位于所述多条第一栅极总线上，且所述第二栅极总线的厚度大于所述多条第一栅极总线的平均厚度。

8.根据权利要求1所述的功率半导体组件，其特征在于，所述第二栅极总线的截面积大于所述多条第一栅极总线的平均截面积。

9.根据权利要求1所述的功率半导体组件，其特征在于，所述第二栅极总线包括直线形状、弯曲形状或其组合。

10.根据权利要求1所述的功率半导体组件，其特征在于，所述第一方向与所述第二方向彼此正交。