CN216748733U - 一种处理器接口电路 - Google Patents

Abstract

公开了一种处理器接口电路，包括：复用接口模块，具有功能接口，用于提供调试程序或者引导加载程序；处理器模块，具有第一组接口以及第二组接口；以及选择模块，用于选择性地将所述复用接口模块的功能接口连接至所述处理器模块的第一组接口或及第二组接口；其中，所述复用接口模块连接至第一组接口时，向所述处理器模块提供调试程序，所述复用接口模块连接至第二组接口连接时，向所述处理器模块提供引导加载程序。本实用新型提供的处理器接口电路，通过将所述复用接口模块选择性地接入所述处理器模块的第一组接口和第二组接口，以通过一个复用接口模块实现不同的功能。

Description

一种处理器接口电路

技术领域

本实用新型涉及处理器技术领域，特别涉及一种处理器接口电路。

背景技术

处理器模块通常都会支持下载器调试接口(JTAG)或利用内置固化好的引导加载程序(bootloader)通过I2C或UART等接口下载程序。

图1示出了现有技术的处理器接口电路的电路原理图，如图1所示，所述处理器接口电路100包括处理器模块130以及与所述处理器模块130连接的第一下载口110和第二下载口120，其中所述第一下载口110为调试程序(Joint Test Action Group，JTAG)下载口，用于向所述处理器模块130提供调试程序；所述第二下载口120为引导加载程序(Bootloader)下载口，用于向所述处理器模块130提供引导加载程序。

当同时需要JTAG下载口以及Bootloader下载口时，会导致PCB板的接口数量增加，同时使用人员也会容易接错，造成不必要的麻烦。

发明内容

鉴于上述问题，本实用新型的目的在于提供一种处理器接口电路，以减少PCB板的接口数量。

本实用新型提供一种处理器接口电路，包括：

复用接口模块，具有功能接口，用于提供调试程序或者引导加载程序；

处理器模块，具有第一组接口以及第二组接口；以及

选择模块，用于选择性地将所述复用接口模块连接至所述处理器模块的第一组接口或及第二组接口；

其中，所述复用接口模块连接至第一组接口时，向所述处理器模块提供调试程序，所述复用接口模块连接至第二组接口连接时，向所述处理器模块提供引导加载程序。

优选地，所述选择模块包括：

第一组开关，所述第一组开关的输入端与所述复用接口模块连接，输出端与所述处理器模块的第一组接口连接；以及

第二组开关，所述第二组开关的输入端与所述复用接口模块连接，输出端与所述处理器模块的第二组接口连接。

优选地，所述处理器接口电路还包括检测模块，所述检测模块连接于所述复用接口模块与所述选择模块之间，用于对所述复用接口模块的接口状态进行检测，并根据检测到的接口状态向所述选择模块提供控制指令。

优选地，所述复用接口模块还包括状态接口，用于提供复用接口模块的状态信号；

所述检测模块与所述状态接口连接。

优选地，所述状态接口处于高电平时，所述检测模块控制所述第一组开关导通，所述复用接口模块与所述处理器模块的第一组接口连接；所述状态接口处于低电平时，所述检测模块控制所述第二组开关导通，所述复用接口模块与所述处理器模块的第二组接口连接。

优选地，所述状态接口连接上拉电阻，以使所述状态接口处于高电平。

优选地，所述处理器接口电路还包括时序模块，连接于所述检测模块和所述处理器模块之间，用于向所述处理器模块提供时序波形信号。

优选地，所述状态接口处于高电平时，所述时序模块关闭，所述状态接口处于低电平时，所述时序模块开启。

优选地，所述处理器接口电路还包括时钟发生器，连接于所述检测模块和所述时序模块之间，用于向所述时序模块提供时钟信号。

优选地，所述状态接口处于高电平时，所述时钟发生器关闭，所述状态接口处于低电平时，所述时钟发生器开启。

本实用新型提供的处理器接口电路，通过将所述复用接口模块选择性地接入所述处理器模块的第一组接口和第二组接口，以通过一个复用接口模块通实现向所述处理器模块提供调试程序或者引导加载(bootloader)程序，本实用新型提供的处理器接口电路相对于现有技术，在实现相同的功能的前提下，本实施例的接口数量减少，节省了PCB整体的接口数量，同时避免由于接口数量过多导致的接插错误。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了现有技术的处理器接口电路的电路原理图；

图2示出了本实用新型第一实施例的处理器接口电路的电路原理图；

图3示出了本实用新型第二实施例的处理器接口电路的电路原理图；

图4示出了本实用新型第二实施例的处理器接口电路的工作流程图。

具体实施方式

以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件或电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。

此外，还需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本实用新型可以各种形式呈现，以下将描述其中一些示例。

图2示出了本实用新型第一实施例提供的处理器接口电路的电路原理图。如图2所示，处理器接口电路200包括：复用接口模块210、选择模块220以及处理器模块230，所述复用接口模块210具有功能接口，所述处理器模块230具有第一组接口以及第二组接口；所述复用接口模块210的功能接口通过所述选择模块220选择性地接入所述第一组接口和第二组接口。

其中，所述复用接口模块210连接至第一组接口时，所述复用接口模块210用作JTAG下载口(Joint Test Action Group)，以通过所述复用接口模块210向所述处理器模块230提供调试程序；所述复用接口模块210连接至第二组接口连接时，所述复用接口模块210用作bootloader下载口，例如为I2C总线接口或者UART(Universal AsynchronousReceiver/Transmitter)总线接口，以通过所述复用接口模块210向所述处理器模块230提供引导加载程序。

所述复用接口模块210的功能接口包括时钟接口IO1以及数据接口IO2；所述处理器模块230的第一组接口包括第一时钟接口SC1和第一数据接口SD1；所述第二组接口包括第二时钟接口SC2和第二数据接口SD2。

所述选择模块220包括第一组开关和第二组开关，其中，所述第一组开关的输入端与所述复用接口模块210连接，输出端与所述处理器模块230的第一组接口连接；所述第二组开关的输入端与所述复用接口模块210连接，输出端与所述处理器模块230的第二组接口连接。所述第一组开关包括开关S1和开关S3，所述第二组开关包括开关S2和开关S4。

所述复用接口模块210还包括接地接口GND，所述接地接口GND连接地线，所述时钟接口IO1分别通过开关S1和开关S2与第一时钟接口SC1和第二时钟接口SC2连接；所述数据接口IO2分别通过开关S3和开关S4与第一数据接口SD1和第二数据接口SD2连接。

当所述选择模块220的第一组开关(即开关S1和开关S3)导通时，所述复用接口模块210选择性地与所述处理器模块230的第一组接口(即第一时钟接口SC1和第一数据接口SD1)连接，所述复用接口模块210用作JTAG接口，向所述处理器模块230提供调试程序。当所述选择模块220的的第二组开关开关(即开关S2和开关S4)导通时，所述复用接口模块210选择性地与所述处理器模块230的第二组接口(即第二时钟接口SC2和第二数据接口SD2)连接，所述复用接口模块210用作I2C总线接口或者UART总线接口，向所述处理器模块230提供引导加载(bootloader)程序。

图3示出了本实用新型第二实施例提供的处理器接口电路的电路原理图；如图3所示，处理器接口电路200还包括检测模块240、时序模块250以及时钟发生器260；所述检测模块240用于实现对所述复用接口模块210的状态的检测，并根据所述复用接口模块210的状态控制所述选择模块220，以通过所述选择模块220选择性地接入所述第一组接口或第二组接口，以及根据所述复用接口模块210的状态控制所述时序模块250和时钟发生器260的开启或者关闭。

具体地，所述复用接口模块210还包括状态接口DETECT，所述检测模块240包括输入端In、第一输出端Out1以及第二输出端Out2；所述时钟发生器260包括第一控制信号输入接口EN1和时钟信号输出接口CLK-O；所述时序模块250包括第二控制信号输入接口EN2和时钟信号输出接口CLK-I以及时序波形输出接口。

其中，所述复用接口模块210的状态接口DETECT与所述检测模块240的输入端In连接，所述检测模块240的第一输出端Out1分别与所述时钟发生器260的第一控制信号输入接口EN1和所述时序模块250的第二控制信号输入接口EN2连接；所述时钟发生器260的时钟信号输出接口CLK-O与所述时序模块250的时钟信号输出接口CLK-I连接，所述时序模块250的时序波形输出接口与所述处理器模块230连接；所述检测模块240的第二输出端Out2分别与所述选择模块220的开关S1、开关S2开关S3以及开关S4的控制端连接。

所述检测模块240检测到所述复用接口模块210的状态接口DETECT为高电平时，通过所述第一输出端Out1向所述时钟发生器260和时序模块250发送控制信号，使得所述时钟发生器260和时序模块250关闭；同时通过所述第二输出端Out2向所述选择模块220发送控制信号，使得所述选择模块220的开关S1和开关S3导通，开关S2和开关S4关闭；此时，所述复用接口模块210选择性地与所述处理器模块230的第一组接口连接，所述复用接口模块210用作JTAG接口。

所述检测模块240检测到所述复用接口模块210的状态接口DETECT为低电平时，通过所述第一输出端Out1向所述时钟发生器260和时序模块250发送控制信号，使得所述时钟发生器260和时序模块250开启，所述时钟发生器260向所述时序模块250传输时钟信号，所述时序模块250向所述处理器模块传输时序波形信号；同时通过所述第二输出端Out2向所述选择模块220发送控制信号，使得所述选择模块220的开关S1和开关S3关闭，开关S2和开关S4导通；此时，所述复用接口模块210选择性地与所述处理器模块230的第二组接口连接，所述复用接口模块210用作I2C总线接口或者UART总线接口。

本实施例中，所述复用接口模块210的状态接口DETECT还连接有上拉电阻R，使得所述复用接口模块210的状态接口DETECT默认处于高电平，即所述复用接口模块210默认用作JTAG接口。

图4示出了本实用新型第二实施例的工作流程图；如图4所示，本实施例的处理器接口电路的工作流程包括：

S10：所述检测模块240通过检测所述状态接口DETECT判断所述复用接口模块210的接口状态。

S20：当所述状态接口DETECT为高电平时，所述处理器接口电路进入JTAG下载模式，检测模块240控制所述选择模块220的第一组开关导通，所述复用接口模块210与所述处理器模块230的第一组接口连接，时钟发生器260和时序模块250关闭。

S30：当所述状态接口DETECT为低电平时，所述处理器接口电路进入Bootloader下载模式，检测模块240控制所述选择模块220的第二组开关导通，所述复用接口模块210与所述处理器模块230的第二组接口连接，时钟发生器260和时序模块250开启。

S40：时钟发生器和时序模块使能，产生处理器所需的Bootloader时序波形。

本实用新型实施例通过将所述复用接口模块210选择性地接入所述处理器模块20的第一组接口和第二组接口，以通过一个复用接口模块210通实现向所述处理器模块20提供调试程序或者引导加载(bootloader)程序，相对于现有技术，在实现相同的功能的前提下，本实施例的接口数量减少，减少了PCB整体的管脚数量，同时采用一个接口实现不同的功能，避免由于接口数量过多导致的接插错误。

依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种处理器接口电路，其特征在于，包括：

复用接口模块，具有功能接口，用于提供调试程序或者引导加载程序；

处理器模块，具有第一组接口以及第二组接口；以及

选择模块，用于选择性地将所述复用接口模块的功能接口连接至所述处理器模块的第一组接口或及第二组接口；

其中，所述复用接口模块连接至第一组接口时，向所述处理器模块提供调试程序，所述复用接口模块连接至第二组接口连接时，向所述处理器模块提供引导加载程序。

2.根据权利要求1所述的处理器接口电路，其特征在于，所述选择模块包括：

第一组开关，所述第一组开关的输入端与所述复用接口模块连接，输出端与所述处理器模块的第一组接口连接；以及

第二组开关，所述第二组开关的输入端与所述复用接口模块连接，输出端与所述处理器模块的第二组接口连接。

3.根据权利要求1所述的处理器接口电路，其特征在于，所述处理器接口电路还包括检测模块，所述检测模块连接于所述复用接口模块与所述选择模块之间，用于对所述复用接口模块的接口状态进行检测，并根据检测到的接口状态向所述选择模块提供控制指令。

4.根据权利要求3所述的处理器接口电路，其特征在于，所述复用接口模块还包括状态接口，用于提供复用接口模块的状态信号；

所述检测模块与所述状态接口连接。

5.根据权利要求4所述的处理器接口电路，其特征在于，所述状态接口处于高电平时，所述检测模块控制所述第一组开关导通，所述复用接口模块与所述处理器模块的第一组接口连接；所述状态接口处于低电平时，所述检测模块控制所述第二组开关导通，所述复用接口模块与所述处理器模块的第二组接口连接。

6.根据权利要求4所述的处理器接口电路，其特征在于，所述状态接口连接上拉电阻，以使所述状态接口处于高电平。

7.根据权利要求4所述的处理器接口电路，其特征在于，所述处理器接口电路还包括时序模块，连接于所述检测模块和所述处理器模块之间，用于向所述处理器模块提供时序波形信号。

8.根据权利要求7所述的处理器接口电路，其特征在于，所述状态接口处于高电平时，所述时序模块关闭，所述状态接口处于低电平时，所述时序模块开启。

9.根据权利要求7所述的处理器接口电路，其特征在于，所述处理器接口电路还包括时钟发生器，连接于所述检测模块和所述时序模块之间，用于向所述时序模块提供时钟信号。

10.根据权利要求9所述的处理器接口电路，其特征在于，所述状态接口处于高电平时，所述时钟发生器关闭，所述状态接口处于低电平时，所述时钟发生器开启。

Images