CN216696695U

CN216696695U - 一种pet探测器读出电子学系统

Info

Publication number: CN216696695U
Application number: CN202221110858.XU
Authority: CN
Inventors: 胡坤; 李玉英; 李长裕
Original assignee: Shandong University
Current assignee: Shandong University
Priority date: 2022-05-11
Filing date: 2022-05-11
Publication date: 2022-06-07
Anticipated expiration: 2032-05-11

Abstract

本申请提供一种PET探测器读出电子学系统，包括放电系统和比较系统，放电系统包括放大器、放电电阻R_dis、电容C_f和电阻R_L，放大器负输入端分别接电容C₀、电阻R_dis和电容C_f，放大器输出端分别接电容C_f、电阻R_L和比较系统的LVDS比较器的正输入端，电阻R_L分别与电容C_f、放电电阻R_dis和比较系统的三态输出驱动器连接；比较系统包括LVDS比较器和三态输出驱动器，LVDS比较器的负输入端接V_Thr，LVDS比较器的输出端接三态输出驱动器，放大器正输入端接地或接Vstage。其优点在于，多路信号测量同时兼备正、负双极性信号的提取功能，极大加快PET探测器地研发速度、降低读出电子学地研发成本。

Description

一种PET探测器读出电子学系统

技术领域

本申请属于核医学电子学领域，具体涉及一种PET探测器读出电子学系统。

背景技术

目前在PET探测器研发中，使用最广的是闪烁探测器（BGO、LFS、LYSO等）和光电探测器。伽马光子在闪烁探测器内所产生的闪烁光无法被电子学系统探测到，因此在闪烁探测器上都会耦合光电探测器，如光电倍增管PMT。由于半导体工艺的发展，近年来PMT渐渐被硅光电倍增管SiPM所替代。与PMT相比，SiPM具有更小的偏压、对磁场不灵敏、能量分辨高等特点。电子学读出系统是PET系统的另一个核心部分。传统的PET电子学读出系统，电路结构不仅复杂而且庞大，给高端医疗设备的集成带来了巨大挑战。虽然芯片技术的快速发展，使得PET电子学读出系统渐渐转向专用集成电路ASIC，使其朝着低功耗、低噪声、小型化、高通道密度的方向发展，但是研发周期过长和投入资金量大限制了这种技术大面积的应用。

实用新型内容

基于上述问题，本申请提供一种高通道密度、小型化的PET探测器读出电子学系统，其技术方案为，

一种PET探测器读出电子学系统，包括放电系统和比较系统，所述放电系统包括放大器、放电电阻R_dis、电容C_f和电阻R_L，所述放大器负输入端分别接电容C₀、电阻R_dis和电容C_f，放大器输出端分别接电容C_f、电阻R_L和比较系统的LVDS比较器的正输入端，所述电阻R_L分别与电容C_f、放电电阻R_dis和比较系统的三态输出驱动器连接；

所述比较系统包括LVDS比较器和三态输出驱动器，LVDS比较器的负输入端接V_Thr，LVDS比较器的输出端接三态输出驱动器，所述放大器正输入端接地或接V_stage。

优选的，所述放电系统至少一组，通过对应的电容C₀阵列接外部探测器，所述放电系统和电容C₀阵列安装在模拟板上，所述模拟板上还设有FH12系列接插件和ST4系列接插件。

优选的，所述比较系统数量与放电系统匹配，比较系统安装在数字板上，所述数字板上还设置IO引脚、SS4系列接插件、FPGA、串口芯片、mini-display接口、线性电源模块和高精度时钟芯片，所述FPGA分别与三态输出驱动器、线性电源模块、SS4系列接插件连接，模拟板和数字板通过ST4系列插件、SS4系列插件进行相连。

优选的，LVDS比较器负向输入端与LT3080芯片的输出连接， LT3080芯片设置在数字板上。

有益效果

本实用新型提出了一种小型化、低成本、可快速定制的多通道PET探测器读出电子学解决方案，该设计方案集成度高，可同时实现对多路SiPM输出信号的测量,同时兼备正、负双极性信号的提取功能，可以极大地加快PET探测器地研发速度、降低读出电子学地研发成本。

附图说明

图1为基于FPGA的电荷数字转换器QDC负电荷测量原理图。

图2为基于FPGA的电荷数字转换器QDC正电荷测量原理图。

图3为在负电流脉冲输入情况下的FPGA-QDC各点的波形图。

图4双层交叠式设计中的模拟板。

图5双层交叠式设计中的数字板。

图6单个8x8像素型SiPM探测器配置成行列互连型的原理图。

图7 2x2个8x8像素型SiPM探测器配置成行列互连型的原理图。

具体实施方式

本实用新型所采用的技术方案是使用两套PCB电路板来实现64路FPGA-QDC电子学测量通道，分为模拟板和数字板，以实现小型化、低成本、低功耗的PET探测器读出电子学设计。模拟板上设置放电系统、数字板上设有比较系统和FPGA。

模拟板包括FPGA-QDC技术的放电系统和接插件，包括HIROSE公司的高密度FH12系列接插件、AD公司的高性能4通道放大器ADA4891-4、Samtec公司的板级高密度ST4系列接插件、耦合电容C₀阵列、放电电阻R_dis、积分电容C_f、负载电阻R_L。板级布局如图4所示。所述放电系统包括放大器、电阻R_dis、电容C_f和电阻R_L，所述放大器负输入端分别接电容C₀、电阻R_dis和电容C_f，放大器输出端分别接电容C_f、电阻R_L和比较系统的LVDS比较器的正输入端，所述电阻R_L分别与电容C_f、电阻R_dis和比较系统的三态输出驱动器连接。

所述FH12高密度接插件用于电子学与外部SiPM探测器输出的弱电信号连接；

所述放大器对来自探测器的电流脉冲信号进行积分和恒流放电，完成了总电荷向放大器输出电压脉宽的转换；

所述的ST4系列接插件实现了与数字板的信号互联；

所述的电容C₀阵列实现了对探测器电流脉冲的交流耦合（此电容C₀阵列可以称为交流耦合电容C₀阵列），防止SiPM的偏置电压加到读出电子学系统中，实现了对前端电路的保护；

所述的放电电阻R_dis用于实现恒流放电功能；

所述的电容C_f用于实现对探测器电流信号的积分功能，实现对弱电流信号的放大。

数字板采用10层设计，数字板包括FPGA-QDC技术的比较系统、接插件以及供电电源，有Samtec公司的板级高密度接插件SS4系列接插件、Cyclone V FPGA、串口芯片、mini-display接口、若干线性电源模块、高精度时钟芯片。板级布局如图5所示。

板级SS4接插件用于连接放大器积分后的电压信号，所有的信号均连接到LVDS比较器差分引脚的正向端；

所述的FPGA完成的功能有：用LVDS比较器接口实现电压比较器的功能；用计数器对LVDS比较器输出的数字信号脉宽进行计数；实现UART波特率产生、串口收发数据、数据分组的功能；实现SiPM探测器通道和电子学通道的通道重映射；实现SiPM探测器数据的缓存功能。

串口芯片用于完成UART到USB数据的转换，用于配置以及调试信息的输出，串口芯片采用8250。

所述的mini-display接口包含4对高速收发LVDS比较器的电压信号和1对LVDS比较器的时钟信号，用于实现时钟同步和高速数据传输，其中，时钟信号连接到FPGA专用的差分时钟输入引脚，所有LVDS比较器没有额外的外部电阻网络；

所述的若干线性电源模块用于实现FPGA供电所需的电源1.1V、1.8V、2.5V、3.3V和0V，以及放大器所需要的比较电压（低阈值和高阈值），FPGA所有的供电电源由4个TPS74401芯片实现，阈值由两个LT3080芯片实现。

所述的高精度时钟芯片与FPGA的差分时钟输入引脚相连，用于提供FPGA的200M全局时钟。

本申请双层交叠式设计，使得板级尺寸小于70 x 70 mm²。板级的供电电源为+5V和-1V，其余所需的低压电源均由电源芯片降压得到。数字板和模拟板的供电电源通过ST4系列接插件/SS4系列接插件进行互联。FPGA配置芯片采用EPCS64系列专用配置芯片，同时引出JTAG调试接口和AS烧写接口。在数字板上的FPGA-QDC方法中，所有的阈值电平均连接到LVDS比较器差分引脚的负向端，实现输入信号与阈值电平的比较。对于LVDS比较器，其动态范围是0V~2.5V，设置的放电电压等于FPGA的Bank电压，即2.5V。

本实用新型采用最新的FPGA-QDC技术，采用最少的分立元件和放大器实现了小型化、低噪声、低成本的信号测量电子学。本实用新型可以同时实现对正/负电荷进行测量，以负电荷测量为例，如图1所示，当没有入射的511keV伽马光子的时候，闪烁体没有产生闪烁光，因此SiPM探测器也没有产生电流脉冲信号；放大器的输出基线为地电平（理论上是0V），由于V_Thr略大于地电平，因此，此时LVDS比较器输出为逻辑‘0’；而当LVDS比较器输出为逻辑‘0’的时候，三态输出驱动器输出为高阻‘hz’态，相当于断开；因此在没有输入电流脉冲的情况下，放大器、电容C_f、电阻R_dis和电阻R_L构成了泄放时间常数τ为（R_dis+R_L）C_f的电荷灵敏放大器；当有伽马光子击中闪烁体，耦合的SiPM探测器将会产生电流脉冲(假设总电荷量为Q)，SiPM探测器的输出电荷信号Q首先在电容C_f上进行积分，积分后的电压信号和指定的直流阈值电平V_Thr一起送入LVDS比较器，当放大器输出的电压信号大于阈值电平时，LVDS比较器输出逻辑‘1’；而当LVDS比较器输出逻辑为‘1’的时候，三态输出驱动器此时由高阻态变为高电平，通过FPGA对应的I/O Bank供电电压V_IO（此例中是2.5V）和放电电阻R_dis对电容C_f上积分的电荷进行恒流放电，放电电流I_dis = V_IO/R_dis,为恒定值，而放电总时间T=Q/I_dis，因此，放电脉冲的宽度T正比于输入的电荷量Q；而在恒流放电阶段，电阻R_L只作为放大器的负载。

放电脉冲的前沿其实也代表了电荷的到达时间。图3显示了典型的放电波形，在图3中，波形1表示了在没有恒流放电情况下，即模拟电路工作在电荷灵敏放大模式下的波形；波形2表示的是在FPGA-QDC原理下放大器输出的模拟放电波形；波形3表示的是三态输出驱动器输出的放电脉冲信号。由于放大器输出的模拟放电波形有一段线性区，所以也把这种电荷测量方法称为“线性放电QDC”。

图2，就正电荷测量原理简述如下：在SiPM探测器没有输出信号的情况下，由于在放大器的正向端引入了V_stage电压，本例中是2.5V，因此放大器的输出基线为V_stage；阈值V_Thr略小于V_stage，LVDS比较器在没有输入电流信号的情况下输出逻辑‘1’；而在LVDS比较器输出逻辑是‘1’的情况下，三态输出驱动器输出为高阻‘hz’态；而当SiPM探测器有输出电流脉冲信号的时候，放大器输出负向的电压脉冲波形，当此负向波形电压值小于V_Thr时，LVDS比较器输出由逻辑‘1’变为逻辑‘0’，而三态输出驱动器的输出则由高阻态变为地电平（理论上为0V），此时开始恒流放电。

无论是正电荷测量还是负电荷测量，FPGA-QDC技术需要一片低端的FPGA，只要其包括足够的LVDS比较器和IO引脚，即可以实现高密度、低花费、低噪声的电子学系统。为了实现小型化的设计，本实用新型采用了双层交叠结构的硬件设计，将模拟部分和数字部分在两套PCB板上进行设计，降低板级尺寸。

本实用新型共有64个电子学读出通道，用于接收PET探测器的正/负电流脉冲信号。输入的64路信号在模拟板上首先经过4个FH12接插件进行分组，每组16个信号。每个FH12连接器的16路信号接着进入FPGA-QDC的16个模拟放大器分别进行积分。

模拟板和数字板通过高密度ST4系列接插件/SS4系列接插件进行相连。放大器积分后的信号通过此接插件送入FPGA的LVDS接收器，此时LVDS接收器作为电压比较器使用。积分后的电压信号与指定的阈值电压V_Thr进行比较，每路的LVDS接收器输出对应的逻辑值：正电荷测量电路输出逻辑‘1’，负电荷测量电路输出逻辑‘0’，以此驱动三态输出驱动器。此后得到的数字脉冲用时间数字转换器TDC进行测量其宽度和前沿信息。

如果只要电荷信息，则TDC使用粗时间计数器进行测量；如要得到信号的到达时间，使用基于进位链的高精度TDC进行测量。

在供电设计中，模拟板上的电源由数字板提供，因此整套64通道电子学只需要+5V和-1V外部电源。数字板上FPGA所需要的IO引脚电压、PLL供电电压、内核电压均由TPS74401线性电源通过降压得到。正/负电荷测量所需要的两个阈值（0或2.5V）分别由LT3080通过降压得到。

在模拟板上放大器的正向输入端通过ST4系列接插件/SS4系列接插件连接到数字板上FPGA的IO引脚上，由于FPGA的IO引脚是可配置的，其中两个引脚配置为0V和2.5V，所以每一路读出电子学通道都可以通过FPGA的IO引脚来将FPGA-QDC电路配置成正电荷测量或者负电荷测量，以此增加了电子学系统的灵活性。当所有放大器正向端接通到FPGA的IO引脚0V时, 对应图1的负电荷测量原理；当所有放大器正向端接通到FPGA的IO引脚2.5V时，对应图2的正电荷测量原理。

以单个8x8像素型SiPM探测器为例，探测器的行列互联结构如图6所示。每行的阴极信号连在一起，相当于对每一行的电流信号求和；每一列的阳极信号连接在一起，相当于对每一列的电流信号进行求和。由于SiPM探测器工作在反偏的条件下，因此阳极输出的是正向电流脉冲，而阴极输出的是负向电流脉冲。在行列互联求和的配置下，64个像素的探测器只需要8个负电荷测量通道和8个正电荷测量通道。对于本实用新型64通道FPGA-QDC电子学来说，只需要一个FH12接口进行连接即可，将对应的通道设置成正或者负电荷测量通道。

再者，可以对图6的连接结构进行扩展，以2x2个8x8 SiPM探测器为例，优化的行列互联结构如图7所示，每行SiPM的阴极连接在一起，形成16个阴极行信号；每列SiPM的阳极连接在一起，形成16个阳极信号。在2x2个SiPM探测器的行列互联配置下，256个像素只需要16个负电荷测量通道和16个正电荷测量通道，本实用新型的2个FH12接口进行连接测量即可。如要构成紧凑型PET探测器，采用2x2个闪烁体阵列和双端读出，本实用新型的64个通道全部连接，可以获得PET探测的晶体鉴别图、能量分辨率、作用深度。同时利用参考探测器可测量PET探测器的定时功能。因此，本实用新型具有很强的灵活性，对于不同配置的PET探测器均可测量。

基于同样原理可实现128通道、256通道、512通道等的扩展。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims

1.一种PET探测器读出电子学系统，其特征在于，包括放电系统和比较系统，所述放电系统包括放大器、放电电阻R_dis、电容C_f和电阻R_L，所述放大器负输入端分别接电容C₀、电阻R_dis和电容C_f，放大器输出端分别接电容C_f、电阻R_L和比较系统的LVDS比较器的正输入端，所述电阻R_L分别与电容C_f、放电电阻R_dis和比较系统的三态输出驱动器连接；

2.根据权利要求1所述的一种PET探测器读出电子学系统，其特征在于，所述放电系统至少一组，通过对应的电容C₀阵列接外部探测器，所述放电系统和电容C₀阵列安装在模拟板上，所述模拟板上还设有FH12系列接插件和ST4系列接插件。

3.根据权利要求2所述的一种PET探测器读出电子学系统，其特征在于，所述比较系统数量与放电系统匹配，比较系统安装在数字板上，所述数字板上还设置IO引脚、SS4系列接插件、FPGA、串口芯片、mini-display接口、线性电源模块和高精度时钟芯片，所述FPGA分别与三态输出驱动器、线性电源模块、SS4系列接插件连接，模拟板和数字板通过ST4系列插件、SS4系列插件进行相连。

4. 根据权利要求3所述的一种PET探测器读出电子学系统，其特征在于，LVDS比较器负向输入端与LT3080芯片的输出连接， LT3080芯片设置在数字板上。