CN216311784U - 一种垂直led芯片、阵列以及显示面板 - Google Patents

Abstract

本实用新型涉及一种垂直LED芯片、阵列以及显示面板，在垂直LED芯片中，因为在衬底与外延层相对的一侧设置有导电层，并外延层与衬底上设置有贯穿孔，位于贯穿孔中的导电柱可以电连接该导电层与外延层中靠近衬底的N型半导体层，从而利用导电层作为垂直LED芯片实际的N电极。在这种情况下，N电极的设置不需要将外延层与衬底剥离，也不需要将外延层键合到其他衬底上，这不仅简化了垂直LED芯片生产的工序，提升了生产效率，而且可以避免外延层转移导致的破片风险，提升LED芯片的生产良率。

Description

一种垂直LED芯片、阵列以及显示面板

技术领域

本实用新型涉及LED技术领域，尤其涉及一种垂直LED芯片、阵列以及显示面板。

背景技术

垂直结构的LED芯片中因为电流在两个电极之间流动时可以均匀地穿过外延层，避免局部电流拥堵，外延层发光不均的问题，所以在实际生产中得到了较为广泛的应用。不过，垂直LED芯片中两个电极分别位于外延层的两侧，这导致在制备其中一个电极时，必须要将外延层从原衬底上剥离并键合到新衬底上，外露出外延层与原衬底之间的界面后才能进行该电极的制作。但外延层在原衬底与新衬底之间的转移不仅导致垂直LED芯片的制备工艺复杂，生产效率低下，而且衬底剥离与衬底键合的过程中都容易导致外延片破片，降低了生产良率，提升了生产成本。

因此，如何提升垂直结构的LED芯片的生产效率与生产良率是目前亟待解决的技术问题。

发明内容

鉴于上述相关技术的不足，本申请的目的在于提供一种垂直LED芯片、阵列以及显示面板，旨在解决垂直LED芯片制备过程中必须要经历衬底转移的过程而导致的生产效率与生产良率低的问题。

本申请提供一种垂直LED芯片，包括：

衬底；

设于衬底一侧的外延层，外延层包括N型半导体层、量子阱层与P型半导体层，三者与衬底的距离依次增大；

包覆外延层的绝缘层；

设于外延层远离衬底一侧且与P型半导体层电连接的P电极；

设于衬底另一侧的导电层；以及

设置于贯穿外延层与衬底的贯穿孔中，并被配置为电连接导电层与N型半导体层的导电柱。

上述垂直LED芯片中，因为在衬底与外延层相对的一侧设置有导电层，并外延层与衬底上设置有贯穿孔，位于贯穿孔中的导电柱可以电连接该导电层与外延层中靠近衬底的N型半导体层，从而利用导电层作为垂直LED芯片实际的N电极。在这种情况下，N电极的设置不需要将外延层与衬底剥离，也不需要将外延层键合到其他衬底上，这不仅简化了垂直LED芯片生产的工序，提升了生产效率，而且可以避免外延层转移导致的破片风险，提升LED芯片的生产良率。

可选地，导电层与衬底贴合设置。

可选地，还包括电流扩展层，电流扩展层位于P型半导体层与P电极之间。

上述LED芯片中还包括设置在P型半导体层与P电极之间的电流扩展层，可以利用电流扩展层横向扩展电流，避免电流直接以最短路径在P电极与N电极之间流动，提升了外延层中电流流动的均匀性，提升了LED芯片的出光效果。

可选地，导电层包括至少两个金属子层。

上述垂直LED芯片中，导电层包括金属子层，金属通常具有良好的导热性能，因此，导电层不仅可以实现垂直LED芯片N电极的电气功能，而且还可以增强垂直LED芯片的散热性能，避免垂直LED芯片因热量无法及时散出而带来的发光性能下降，品质受到影响的问题，有利于增强垂直LED芯片的品质。

基于同样的发明构思，本申请还提供一种LED阵列，包括至少两上述任一项的垂直LED芯片，各垂直LED芯片共衬底，且共导电层。

上述LED阵列中，因为在衬底与外延层相对的一侧设置有导电层，并外延层与衬底上设置有贯穿孔，位于贯穿孔中的导电柱可以电连接该导电层与外延层中靠近衬底的N型半导体层，从而利用导电层作为LED阵列实际的N电极。在这种情况下，N电极的设置不需要将外延层与衬底剥离，也不需要将外延层键合到其他衬底上，这不仅简化了LED阵列生产的工序，提升了生产效率，而且可以避免外延层转移导致的破片风险，提升LED阵列的生产良率。

基于同样的发明构思，本申请还提供一种显示面板，显示面板中包括驱动背板与多颗上述任一项的垂直LED芯片，垂直LED芯片的P电极与导电层分别与驱动背板中的驱动电路电连接。

上述显示面板所包含的垂直LED芯片中，因为在衬底与外延层相对的一侧设置有导电层，并外延层与衬底上设置有贯穿孔，位于贯穿孔中的导电柱可以电连接该导电层与外延层中靠近衬底的N型半导体层，从而利用导电层作为垂直LED芯片实际的N电极。在这种情况下，N电极的设置不需要将外延层与衬底剥离，也不需要将外延层键合到其他衬底上，这不仅简化了垂直LED芯片生产的工序，提升了生产效率，而且可以避免外延层转移导致的破片风险，提升垂直LED芯片的生产良率，降低了显示面板的生产成本。

附图说明

图1为本实用新型示出的相关技术中垂直LED芯片的一种结构示意图；

图2为本实用新型一可选实施例中提供的一种垂直LED芯片的一种结构示意图；

图3为本实用新型一可选实施例中提供的另一种垂直LED芯片的一种结构示意图；

图4为本实用新型一可选实施例中提供的又一种垂直LED芯片的一种结构示意图；

图5为本实用新型一可选实施例中提供的再一种垂直LED芯片的一种结构示意图；

图6为本实用新型一可选实施例中提供的垂直LED芯片的一种制程状态变化示意图；

图7为本实用新型一可选实施例中提供的LED阵列的一种结构示意图；

图8为本实用新型另一可选实施例中提供的制备LED阵列的一种流程示意图；

图9为本实用新型另一可选实施例中提供的LED阵列的一种制程状态变化示意图；

图10为本实用新型另一可选实施例中提供的外延层与蓝宝石衬底被图案化处理后的一种俯视示意图。

附图标记说明：

10-垂直LED芯片；11-外延层；12-N电极；20-垂直LED芯片；21-衬底；22-外延层；23-绝缘层；24-导电层；25-P电极；26-导电柱；261-柱帽；262-柱杆；27-贯穿孔；271-大径段；272-小径段；28-电流扩展层；30-垂直LED芯片；40-垂直LED芯片；50-垂直LED芯片；70-LED阵列；71-垂直LED芯片；90-LED阵列；91-蓝宝石衬底；92-外延层；920-子外延层；93-导电层；94-贯穿孔；941-大径段；942-小径段；95-ITO(氧化铟锡)图案层；96-氧化硅图案层；97-P电极；98-导电柱；981-柱帽；982-柱杆。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳实施方式。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本申请的公开内容理解的更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。

LED芯片从结构上一般可以分为正装结构、倒装结构与垂直结构集中。对于正装结构与倒装结构的LED而言，两个芯片电极位于外延层的同一侧，电流从一个电极流至另一个电极时，电子会选择以最短路径穿过，这就导致外延层中部分区域没有电流穿过，但部分区域中出现电流拥堵，进而使LED芯片的发光分布不均匀，热量分布集中，造成LED芯片的光电转换效率低。而垂直LED芯片中，P电极与N电极分别位于外延层的两侧，电子可以在N型半导体层中自由扩散，进而使得电流均匀流过外延层，有效避免电流拥堵的问题。

对于传统的垂直LED芯片，请结合图1示出的垂直LED芯片10的一种结构示意图，因为电极位于外延层11的两侧，而在制备垂直LED芯片10的初始阶段中，外延层11上N型半导体层所在的一侧通常是与衬底结合在一起的，所以制备N电极12的时候就必须要先将外延层先键合到其他衬底上，并剥离原衬底，但将外延层从原衬底转移键合到新衬底的过程容易导致外延层破片，这使得垂直LED芯片10的生产良率与生产效率不高。并且，原衬底剥离完后，垂直LED芯片10的制备流程芯片还需要经过三道黄光工序，但原衬底被剥离后，黄光对位较难调试，对位精度低，这也导致LED芯片的生产难度高，效率与良率低。

基于此，本申请希望提供一种能够解决上述技术问题的方案，其详细内容将在后续实施例中得以阐述。

本申请一可选实施例：

本实施例首先提供一种垂直LED芯片，请参见图2示出的该垂直LED芯片的一种结构示意图：垂直LED芯片20包括衬底21、外延层22、绝缘层23、导电层24、P电极25以及导电柱26。

其中，衬底21包括但不限于硅(Si)衬底、氧化硅(Al₂O₃)衬底(即蓝宝石衬底)、碳化硅(SiC)衬底、氮化镓(GaN)衬底几种中的任意一种，其可以为外延层22的生长衬底，当然在一些示例中，衬底21并不是外延层22的生长衬底，外延层22可以是生长完成以后转移至衬底21上的。

外延层22与导电层24分别位于衬底21的两侧，外延层22包括N型半导体层、量子阱层以及P型半导体层，三者与衬底21的距离依次增大，所以量子阱层位于N型半导体层与P型半导体层之间，而N型半导体层位于外延层22中靠近衬底21的一侧。可以理解的是，在外延层22中除了包括上述三个层结构以外，还可以包括其他层结构，例如缓冲层、应力释放层、电子阻挡层等几种中的至少一种。在本实施例中，外延层22可以为GaN(氮化镓)外延层，在本实施例的其他一些示例中，外延层22也可以为其他类型的外延层。

导电层24显然具有导电性，在本实施例的一些示例中，导电层24为具有良好导电性能的金属，例如导电层24中包括但不限于钼(Mo)、铝(Al)、镍(Ni)、铜(Cu)、钨(W)、金(Au)、银(Ag)以及铂(Pt)、铬(Cr)中的至少一种，在本实施例的一些示例中，导电层24由单种金属构成，另一些示例中，导电层24中包括两种或两种以上的金属，例如部分示例中，导电层24中包括两个或两个以上的层叠的金属子层，不同的金属子层材质不同，如，导电层24中可以包括Au层与Pt层，或者可以包括Au层与Cr层，又如，导电层24中包括Cr层、Pt层与Au层，且三个子层与衬底21的距离依次增大。还有一些示例中，导电层24可以为合金材质，例如可以为铜钨合金等。可以理解的是，在其他一些示例中，导电层24也可以为具有导电性能的非金属材质，例如硅、CNT(碳纳米管)材料等。

在本实施例的一些示例中，导电层24可以直接贴合衬底21的表面设置，导电层24与衬底21直接接触，但还有一些示例中，导电层24与衬底21之间还可以包括一个或多个其他层结构，例如，在本实施例的一种示例中，在衬底21与导电层24之间设置有反射层，反射层用于将外延层22发出的射向衬底21的光反射回去，从垂直LED芯片20的出光面射出。

绝缘层23也可以称为钝化层，其包覆在外延层22上，可以隔离外界水汽对外延层22的侵蚀，同时对外延层22进行电气隔离，实现对外延层22的钝化保护，提升外延层22的可靠性。需要说明的是，绝缘层23对外延层22的包覆并不要求绝缘层23对外延层22形成全包裹，只要绝缘层23对外延层22有包裹之势即可，事实上，绝缘层23也不可能会全包裹外延层22，因为至少外延层22中P型半导体层、N型半导体层上与电极进行电连接的区域需要外露于绝缘层23。

P电极25设置在外延层22远离衬底21的一侧，并且与外延层22中的P型半导体层电连接，通常情况下，P电极25可以是金属电极，但本实施例中也并不排除P电极25为非金属电极的情况，例如P电极25可以为透明的ITO电极。在本实施例的一些示例中，P电极25可以直接与P型半导体层连接在一起，如图2所示。还有一些示例中，在P型半导体层与P电极之间还可以设置其他层结构，例如在图3示出的垂直LED芯片30中，还包括电流扩展层28，电流扩展层28设置在外延层22远离衬底21的一面，并且其介于P型半导体层与P电极25之间，电流扩展层28可以对流过外延层22的电流进行横向分散，避免局部电流拥堵的问题，有利于提升垂直LED芯片30中外延层22出光的均匀程度。在本实施例的一些示例中，电流扩展层28可以为ITO层。在本实施例的另外一些示例中，在P电极25与P型半导体层之间也可以设置其他层结构，例如欧姆接触层等。

在本实施例中，外延层22与衬底21层叠在一起，至少一个贯穿孔27同时贯穿二者，请继续参见图2所示，贯穿孔27同时贯穿外延层22与衬底21，在贯穿孔27当中通过导电材料设置有导电柱26，导电柱26用于电连接N型半导体层与导电层24，所以导电柱26的一端连接到导电层24上，另一端与外延层22中的N型半导体层电连接。在本实施例的一些示例中，导电柱26直接与N型半导体层连接，还有一些示例中，当外延层22中包括其他可以实现N型半导体层与外部电连接的层结构的情况下，导电柱26也可以通过该层结构与N型半导体层连接。这里以导电柱26直接连接到N型半导体层上为例进行说明：

因为贯穿孔27贯穿外延层22，所以，贯穿孔27的部分的内侧壁为外延层，这其中有一部分为N型半导体层，所以，贯穿孔27中的导电柱27只要与N型半导体层对应的内侧壁区域接触即可。当然，应当明白的是，导电柱27在与内侧壁在与N型半导体层对应的内侧壁区域接触的同时，不应当接触到外延层22中的其他层结构，包括量子阱层与P型半导体层。在本实施例的一些示例中，绝缘层23会覆盖贯穿孔27中除N型半导体层对应的内侧壁区域以外的区域，如图2所示，还有一些示例中，绝缘层23虽然不会覆盖贯穿孔27的内侧壁，但因为导电柱26在平行于量子阱层与N型半导体层界面的方向上不会外凸于N型半导体层，所以导电柱26也不会与量子阱层即P型半导体层接触，请结合图4示出的垂直LED芯片40的一种结构示意图。

可以理解的是，因为导电层24与通过导电柱26与N型半导体层实现了电连接，因此，导电层24实际上就是垂直LED芯片20的“N电极”，在这种情况下，P电极25设置在外延层22的一侧，而N电极位于外延层22的另一侧，使得两个芯片电极分别位于外延层22的两侧，得到了垂直结构的芯片。

在本实施例的一些示例中，贯穿孔27包括大径段271与小径段272，请参见图5示出的垂直LED芯片50的结构示意图：大径段271与小径段272是沿着贯穿孔27轴向划分的两个分段，其中大径段271的孔径相对于小径段272的孔径更大。大径段271与小径段272以N型半导体层朝向量子阱层的一面为界，其中大径段271与P型半导体层、量子阱层相对，而小径段271与N型半导体层相对，所以大径段271的底壁实际上就是N型半导体层朝向量子阱层的部分区域。可以理解的是，通常情况下导电柱26是通过向贯穿孔27中填充导电材料形成的，所以，在贯穿孔27沿着轴向的各部分粗细均匀的情况下，通常需要保证导电材料的填充不会超过N型半导体层朝向量子阱层的一面，否则形成的导电柱26就极有可能与量子阱层甚至是P型半导体层接触。但在本实施例中，因为贯穿孔27分为大径段271与小径段272，所以，在向贯穿孔27内填充导电材料时，可以保证仅填充小径段272，但即便导电材料略微外凸于小径段272，因为大径段271的内侧壁围合的空间较宽，所以形成的导电柱26与量子阱层、P型半导体层之间也通常有一定的距离，不会直接接触，这样可以降低形成导电柱26过程中对导电材料填充精度的要求。

在本实施例的一些示例中，绝缘层23会覆盖大径段271的内侧壁与底壁，但并不会覆盖小径段272的内壁，在这种情况下，向贯穿孔27中填充导电材料形成导电柱26时，导电材料可以溢出小径段272，且溢出的量的多少基本不会影响到垂直LED芯片50的电气性能。在图5当中，导电柱26包括柱帽261与柱杆262，柱帽261与柱杆262的一端连接，而柱杆262的另一端则连接到导电层24上。柱帽262位于大径段271中，柱杆262位于小径段272中，柱帽262可以盖在大径段271底壁的绝缘层23上，也即绝缘层23覆盖在大径段271底壁的部分介于柱帽262与N型半导体层之间。

下面简单地对形成上述垂直LED芯片的流程进行说明，请参见图6示出的垂直LED芯片的制程状态变化示意图：

首先，提供带有外延层22的衬底21，如图6的(a)所示，可以理解的是，外延层22可以是直接在衬底21上生长出来的，也可以是在其他生长衬底上生长完成后键合到衬底21上的。接着，在衬底21与设有外延层22相对的一侧形成导电层24，如图6的(b)所示，这里以导电层24为金属层进行示例性说明，在形成导电层24时，可以通过EV(蒸镀)、CVD(ChemicalVapor Deposition，化学气相沉积)、PVD(Physical Vapor Deposition，物理气相沉积)、ALD(Atomic layer deposition，原子层沉积)几种工艺中的任意一种实现。再接着，可以对外延层22与衬底21进行刻蚀，形成贯穿孔27，如图6中的(c)，可以理解的是，如果贯穿孔27分为大径段271与小径段272，则在刻蚀的时候需要分至少两个阶段进行；在本实施例中刻蚀外延层22与衬底21的方式包括但不限于干法刻蚀，刻蚀气体包括但不限于BCl₃(三氯化硼)和/或Cl₂(氯气)。然后，请参见图6中的(d)，可以在外延层22的表面形成绝缘层23，需要理解的是，在形成绝缘层23时，需要保证形成的绝缘层23不会覆盖贯穿孔27内侧壁中与N型半导体层相对的区域。同时，N型半导体层上与P电极25对应的电极设置区也应当外露于绝缘层23，所以，在本实施例的一些示例中，可以先无差别地沉积绝缘层23，接着再对绝缘层23进行图案化处理，例如以CF₄(四氟化碳)对绝缘层23进行干法刻蚀，使得外延层22上需要外露于绝缘层23的区域外露。还有一些示例中，可以通过改变流程时序，免除对绝缘层23进行的至少部分图案化处理过程，例如，在本实施例的一些示例中，可以先形成绝缘层23，然后再形成贯穿孔27，这样可以避免绝缘层23覆盖贯穿孔27内壁，也就可以不用进行以让贯穿孔27内壁中与N型半导体层对应的区域外露为目的的刻蚀；在本实施例的一些示例中，可以先形成贯穿孔27的大径段271，然后设置包覆外延层22的绝缘层23，接着再刻蚀形成小径段272，在这种情况下，同样可以保证小径段272的内壁外露于绝缘层23，同时，又可以保证让大径段271的内壁被绝缘层23覆盖。在设置绝缘层23之后，可以在设置P电极25与导电柱26，如图6中的(e)，可以理解的是，设置P电极25与设置导电柱26两个过程可以同时进行，也可以先设置P电极25，再设置导电柱26；或者先设置导电柱26，再设置P电极25。

在本实施例中还提供一种LED阵列，请参见图7所示，在LED阵列70中包括至少两颗垂直LED芯片71，这些垂直LED芯片71的结构可以如前述任意一种示例所介绍的，在本实施例中，LED阵列70中各垂直LED芯片71共衬底21与导电层24，即所有垂直LED芯片71的导电层24相同，所有垂直LED芯片71的衬底21相同。

可以理解的是，在制备LED阵列时，不仅需要对外延层22与衬底21进行刻蚀形成贯穿孔27，还需要将原本大面积的外延层进行沟道刻蚀形成多个子外延层，贯穿孔27分别形成在各子外延层中。其他的制备过程与制备单颗垂直LED芯片的过程没有实质区别，这里不再赘述。

本实施例还提供一种显示面板，该显示面板中包括驱动背板以及多颗垂直LED芯片，垂直LED芯片中的P电极25以及导电层24分别与驱动背板中驱动电路电连接。应当理解的是，由于导电层24大多数情况下是不透明的，因此，垂直LED芯片的出光面不是导电层24所在的面，故，在本实施例中，垂直LED芯片在固定在驱动背板上时，导电层24朝向驱动背板与驱动背板上的电极键合和在一起，而P电极25则背向驱动背板，驱动背板中的驱动电路需要通过导线与P电极25实现电连接。当然如果衬底21、导电层24以及设置在衬底21远离外延层22一面的其他层结构均透光，则将垂直LED芯片固定在驱动背板上时，也可能会出现导电层24背向驱动背板的情况。

可以理解的是，因为本实施例中垂直LED芯片中N电极是设置在衬底远离外延层的一侧的导电层，该导电层与N型半导体层之间的电连接通过在外延层和衬底上设置贯穿孔，并在贯穿孔设置导电柱实现，所以在这种垂直LED芯片中，N电极的设置并不需要将外延层22与衬底21剥离，不必将外延层转移到其他衬底上，这显著简化了垂直LED芯片、LED阵列的制备流程，降低了LED器件的制备难度，提升了制备效率。同时因为免除了容易导致破片的工序，所以可以提升垂直LED芯片以及LED阵列的制备良率，降低生产成本。

本申请另一可选实施例：

为了让本领域技术人员对前述示例中提供的垂直LED芯片及LED阵列的结构及制备方案的优点与细节更清楚，本实施例将结合示例继续进行说明，请参见图8示出的LED阵列的一种制备流程示意图以及图9示出的LED阵列的制程状态变化示意图：

S802：提供一蓝宝石衬底。

在本实施例中选择蓝宝石衬底91来形成LED阵列，所以首先提供一蓝宝石衬底91，如图9中的(a)。

S804：在蓝宝石衬底上生长外延层。

接着在蓝宝石衬底91上生长外延层92，如图9中的(b)所示，在本实施例中，外延层92中自下而上依次包括N型GaN层、量子阱层以及P型GaN层，可以理解的是，虽然图9中没有示出，但外延层92中也还可以包括缓冲层、未掺杂GaN层以及电子阻挡层等。

S806：在蓝宝石衬底的另一面沉积导电层。

在外延层92生长完成以后，可以在蓝宝石衬底91上与外延层92所在面相对的一面上沉积导电层93，如图9中的(c)所示，在本实施例中，导电层93为金属层，其包括Cr层、Pt层与Au层，且三者与蓝宝石衬底91的距离依次增大。所以在设置导电层93时，可以先在蓝宝石衬底91上沉积一层Cr，然后再在Cr层上沉积一Pt层，接着在Pt层上形成Au层。

可以理解的是，在一些情况下，也可以先设置导电层93，然后再生长外延层92。

S808：对外延层进行刻蚀形成多个子外延层，并在子外延层中形成贯穿子外延层与衬底的贯穿孔。

设置了导电层93与外延层92之后，可以对外延层与蓝宝石衬底进行图案化处理，在本实施例中，对外延层92的图案化处理包括将外延层92进行刻蚀，从而形成至少两个独立的子外延层920的过程，以及在子外延层920中形成至少一个贯穿孔94，如图9中的(d)。在本实施例中，对外延层92以及蓝宝石衬底91进行图案化处理时采用干法刻蚀工艺，刻蚀气体为BCl₃与Cl₂中的至少一种。应当明白的是，对外延层92进行刻蚀形成子外延层920的刻蚀过程中，刻蚀深度等于外延层92的厚度，即该刻蚀过程会在蓝宝石衬底91外露的情况下停止。而贯穿孔94不仅贯穿子外延层920，同时还会贯穿蓝宝石衬底91，所以形成贯穿孔94的刻蚀深度等于外延层92与蓝宝石衬底91的厚度之和。在本实施例中，贯穿孔94分为大径段941与小径段942。可以理解的是，大径段941与小径段942是两个同轴的孔，形成大径段941的刻蚀深度等于外延层92中量子阱层及其上各层的厚度之后，而小径段942的刻蚀深度则等于N型GaN层的厚度与蓝宝石衬底91的厚度之和。在本实施例的一些示例中，大径段941与小径段942均为圆柱孔，还有一些示例中，大径段941与小径段942中至少有一个可以为棱柱孔。可以理解的是，虽然图9中一个子外延层920中仅设置有一个贯穿孔94，但在本实施例的其他一些示例中，一个子外延层920中也可以设置两个甚至是两个以上的贯穿孔94，请参见图10示出的一种示例中对外延层92与蓝宝石衬底91进行图案化处理后外延层92的俯视示意图，在图10中示出了三个子外延层920，这三个子外延层920中，其中一个仅设置有一个贯穿孔94，一个设置有两个贯穿孔94，还有一个设置有三个贯穿孔94，并且，图10中这些贯穿孔94的形态并不完全相同，例如，一些贯穿孔94中大径段941的横截面为圆形，小径段942的横截面为矩形；另一些贯穿孔94中，大径段941的横截面为正方向，而小径段942的横截面为椭圆形；还有一些贯穿孔94大径段941与小径段942的横截面均为圆形；其余贯穿孔94的大径段941与小径段942的横截面均为正方形。

S810：在外延层上设置ITO图案层。

在对外延层92与蓝宝石衬底91进行图案化处理之后，可以在外延层92上设置电流扩展层，在本实施例中电流扩展层为ITO层，其为位于外延层92的P型GaN层上的ITO图案层95，如图9中的(e)。在本实施例中，ITO图案层95的厚度为

可以理解的是，设置ITO图案层95时可以在蓝宝石衬底91设有外延层92的一面上正面设置ITO，然后再通过湿法腐蚀的方式去除多余的ITO，形成ITO图案层95。

S812：设置包覆外延层与ITO图案层的氧化硅图案层。

ITO层95设置完成以后，可以设置包覆外延层92的氧化硅图案层96，如图9中的(f)和(g)所示，氧化硅图案层96会保证让P电极的电极设置区以及导电柱与N型GaN层接触的区域外露。本实施例中，氧化硅图案层96的厚度在

之间，例如可以为

或者是

设置氧化硅图案层96时可以先在片源(包括蓝宝石衬底91、外延层92、导电层93以及ITO图案层95的结构)上整面设置氧化硅，如图9中的(f)，然后再采用CF4对氧化硅进行图案化处理从而得到氧化硅图案层96，如图9中的(g)。

S814：蒸镀形成P电极与导电柱。

在形成氧化硅图案层96之后，可以在P电极97的电极设置区以及贯穿孔94中设置导电材料(例如导电金属、导电胶等)形成P电极97与导电柱98，如图9中的(h)所示，在图9中的(h)中，导电柱98的柱杆982一端与导电层93连接，另一端与柱帽981连接，而柱帽981覆盖在大径段941的底壁上，且大径段941底壁上的氧化硅介于柱帽981与N型GaN层之间。

至此，LED阵列90的制备基本结束，在LED阵列90中包括多个子外延层920，所以也就包括多颗垂直LED芯片，所以LED阵列90的制备过程中基本涵盖了垂直LED芯片的制备过程，这里对垂直LED芯片的制备过程不再赘述。

本实施例提供的LED阵列及其制备方法，在制备过程中，不需要激光分离外延层原衬底，也不需要将外延层与新衬底键合，垂直LED芯片以及LED阵列的制备基本可以采用倒装芯片的制备工艺实现，极大地提升制备良率与制备效率。

应当理解的是，本实用新型的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本实用新型所附权利要求的保护范围。

Claims (10)

1.一种垂直LED芯片，其特征在于，包括：

衬底；

设于所述衬底一侧的外延层，所述外延层包括N型半导体层、量子阱层与P型半导体层，三者与所述衬底的距离依次增大；

包覆所述外延层的绝缘层；

设于所述外延层远离所述衬底一侧且与所述P型半导体层电连接的P电极；

设于所述衬底另一侧的导电层；以及

设置于贯穿所述外延层与所述衬底的贯穿孔中，并被配置为电连接所述导电层与所述N型半导体层的导电柱。

2.如权利要求1所述的垂直LED芯片，其特征在于，所述导电层与所述衬底贴合设置。

3.如权利要求1所述的垂直LED芯片，其特征在于，所述贯穿孔沿其轴向至少分为大径段与小径段，所述大径段的孔径大于所述小径段的孔径，且所述大径段与所述小径段以所述N型半导体层朝向所述量子阱层的一面为界，所述小径段与所述N型半导体层相对。

4.如权利要求3所述的垂直LED芯片，其特征在于，所述导电柱包括柱帽以及与所述柱帽连接的柱杆，所述柱杆与所述导电层连接，所述柱帽位于所述大径段中；所述绝缘层还被配置为覆盖所述大径段的内侧壁与底壁，所述绝缘层覆盖所述底壁的部分位于所述柱帽与所述N型半导体层之间。

5.如权利要求1-4任一项所述的垂直LED芯片，其特征在于，还包括电流扩展层，所述电流扩展层位于所述P型半导体层与所述P电极之间。

6.如权利要求1-4任一项所述的垂直LED芯片，其特征在于，所述导电层包括至少两个金属子层。

7.如权利要求6所述的垂直LED芯片，其特征在于，所述导电层中与所述衬底距离最远的所述金属子层为金层。

8.如权利要求7所述的垂直LED芯片，其特征在于，所述导电层还包括铂层与铬层，且所述铂层位于所述铬层与所述金层之间。

9.一种LED阵列，其特征在于，包括至少两颗如权利要求1-8任一项所述的垂直LED芯片，各所述垂直LED芯片共所述衬底，且共所述导电层。

10.一种显示面板，其特征在于，所述显示面板中包括驱动背板与多颗如权利要求1-8任一项所述的垂直LED芯片，所述垂直LED芯片的P电极与所述导电层分别与所述驱动背板中的驱动电路电连接。

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