CN216016846U

CN216016846U - 一种全数字自激环路

Info

Publication number: CN216016846U
Application number: CN202120758983.0U
Authority: CN
Inventors: 付晓亮; 殷治国; 张天爵; 纪彬
Original assignee: China Institute of Atomic of Energy
Current assignee: China Institute of Atomic of Energy
Priority date: 2021-04-14
Filing date: 2021-04-14
Publication date: 2022-03-11
Anticipated expiration: 2031-04-14

Abstract

本实用新型公开了一种全数字自激电路，包括高频腔体、高频腔体输入端的发射机、高频腔体输出端的比较器、连接比较器输出端和发射机输入端从而构成全数字自激环路的FPGA；所述FPGA包括DDS、CPU、锁相环，该DDS用于使环路的频率与腔体的谐振频率保持一致，其输入端连接CPU和锁相环，输出端连接发射机；该CPU用于控制DDS的幅度和相位、以及控制锁相环选择时钟源，该锁相环用于给DDS提供时钟输入信号，其特征在于：该全数字自激电路采用DDS作为系统的信号源，具体为采用DDS的输出作为DDS的时钟输入，所述的发射机即为放大器，本实用新型把大家认为只能在他激环路中应用的DDS核心器件应用到自激环路中，而且实现方式非常简单,经过实验室测试成功,取得了预料不到的效果。

Description

一种全数字自激环路

技术领域

本实用新型属于加速器高频低电平系统技术领域，尤其涉及一种全数字自激环路。

背景技术

在回旋加速器和超导直线加速器系统中，采用高频腔体对运动的粒子进行加速。为了使高频功率馈入腔体中并转化为粒子运动的动能，必须使高频功率源的信号频率和腔体的谐振频率保持一致。实现这一目的有两种途径：一种是使用一个外部驱动信号并固定驱动信号的频率，改变腔体的谐振频率使之与外部驱动信号频率一致，从而产生谐振，这类系统称之为他激系统；另一种是不使用外部驱动信号，利用腔体、放大器、限幅器、移相器构成的回路产生正反馈自激震荡，使得环路的频率时钟保持在腔体的谐振频率上，这类系统称之为自激系统。

由于高频腔体的Q值一般较高，带宽很窄，采用他激的方式驱动腔体时，为了避免发射机承受过大的反射功率，必须在启动时利用小功率驱动腔体，并移动腔体的微调电容来寻找谐振频率点。在找到谐振频率点后，他激系统才可以逐步提升功率，并在提升功率的过程中实时维持腔体调谐。在常温高频腔体中，他激系统这一启动过程较为常见，并且可以重复。然而，在超导腔体中，由于场强极高，洛伦兹力会导致腔体发生形变而失谐。他激系统在提升功率这一过程中，必须非常缓慢，以防止洛伦兹力导致的失谐引起功率反射。相比于他激系统，自激系统的优势在于，不用调谐腔体即可直接达到高功率馈入，并在腔体的谐振频率因温度和机械形变发生变化时，自动追踪腔体的谐振频率，使腔体一直保持在其谐振频率上。这使得自激系统可以自动补偿洛伦兹力引起的失谐。因此，自激系统自实用新型以来，就广泛的应用于超导直线加速器的腔体中。

应用于加速器领域的自激系统基本构成为：腔体、发射机、限幅器、移相器。因为数字系统实现限幅器的难度很大，自激系统多以模拟或者数模混合电路的形式出现。近年来，美国的Thomas Jefferson实验室、印度巴巴原子研究中心和德国达姆施塔特工业大学均采用不同的方式实现了全数字自激系统，应用于超导直线加速器上。从应用情况看，所述第一种的模拟或者数模混合电路，存在的问题1：从腔体返回的取样信号是经过一系列模拟电路进行处理的，其输出到发射器的地方是有一个IQ调制器，由于IQ调制器是模拟的，模拟电路会产生温度漂移和非线性失真；存在的问题2：数模混合系统的构成非常复杂，每个模块均需要调试才能组成预想的效果。为了克服模拟电路存在的问题，国际上研究了全数字自激电路，如美国的Thomas Jefferson实验室的全数字自激电路，该电路是在幅度和相位坐标下完成的操作。存在的问题1：电路中包括多个CIC滤波器、FIC滤波器，结构算法比较麻烦；存在的问题2：该环路需要外界的信号源提供一个非常确切的时钟，一旦配置完成，外部时钟信号必须固定，采样信号和被采样信号之间的倍数关系也必须是固定。印度巴巴原子研究中心研究出另外一种全数字自激电路，这是另一种方式实现了全数字自激电路：完全在IQ坐标下进行一系列操作，缺点在于：结构太复杂，效果也不好。

上述现有技术的自激系统的共同点是：1.高频信号都需要被ADC采样转化为IQ信号，再进行后续的处理；2.系统采样时钟和被采样信号需要明确的倍数关系。由于第二条限制条件的存在，使得系统的通用性变差，提高了系统的复杂度。

实用新型内容

本实用新型为解决现有技术存在的问题，提出一种全数字自激环路，第一目的在于解决高频信号都需要被ADC采样转化为IQ信号再进行后续的处理，由于IQ调制器是模拟的，模拟调制器会产生一些不想要的结果的问题；第二目的在于解决系统采样时钟和被采样信号需要明确的倍数关系、通用性变差，系统复杂度高的问题。

本实用新型为解决其技术问题提出以下技术方案：

一种全数字自激电路，包括高频腔体、高频腔体输入端的发射机、高频腔体输出端的比较器、连接比较器输出端和发射机输入端从而构成全数字自激环路的FPGA；所述FPGA包括DDS、CPU、锁相环，该DDS用于使环路的频率与腔体的谐振频率保持一致，其输入端连接CPU和锁相环，输出端连接发射机；该CPU用于控制DDS的幅度和相位、以及控制锁相环选择时钟源，该锁相环用于给DDS提供时钟输入信号，其特征在于：该全数字自激电路采用DDS作为系统的信号源，具体为采用DDS的输出作为DDS的时钟输入，所述的发射机即为放大器。

所述采用DDS的输出作为DDS的时钟输入，具体为：该DDS的输出信号经过发射机、高频腔体、比较器后形成方波时钟信号，该方波时钟信号输入到FPGA的锁相环中进行倍频、得到倍频时钟，倍频时钟信号输入到所述FPGA中的DDS。

所述FPGA中的锁相环接收两个时钟信号的输入，其中一个来自于DDS的输出，另一个来自于外部信号源的输出，锁相环的时钟源可以由时钟选择端来选择，该时钟选择端的输入来自CPU控制的GPIO。

所述CPU用于控制DDS的幅度和相位，具体为：环路的相位通过设置DDS的相位偏置来改变，该值由CPU控制；DDS的输出信号幅度由DDS的幅度字来改变，该值由CPU控制。

所述DDS用于使环路的频率与腔体的谐振频率保持一致，具体为：当系统形成自激震荡后，通过调节DDS的相位，可以调节环路的频率，使之与腔体的谐振频率保持一致，此后即可通过CPU控制DDS的幅度字来迅速提升功率，环路会自动追踪腔体的谐振频率，保持腔体调谐。

当功率提升到运行所需的功率后，移动腔体的调谐电容，使腔体的谐振频率接近外部参考信号的频率。

所述CPU控制锁相环选择时钟源，具体为：通过CPU控制GPIO切换锁相环的时钟源，即可实现自激到他激的转换，此后，系统工作为它激模式。

本实用新型的优点效果

1.本实用新型采用基于腔体、放大器、DDS的全数字自激电路，不但解决了传统模拟电路温度漂移，非线性失真的问题，同时减少了数字电路实现自激环路的复杂度。本实用新型使用DDS实现自激环路，不需要实现限幅器，系统时钟频率与被处理的信号频率无关，大大提升了系统的灵活性和应用范围，减少了数字算法的复杂度和对硬件器件的消耗。相较以往系统，减少了数字算法的难度，极大节省了硬件资源，提高了系统的可靠性。

2.本实用新型打破了传统的思维定式，把大家认为只能在他激环路中应用的DDS核心器件应用到自激环路中，而且实现方式非常简单,经过实验室测试成功,取得了预料不到的效果。

3.本实用新型采用全数字电路实现自激环路，不仅适用于超导腔体，也可用常温腔体，降低了系统复杂度，提高了系统可靠性。

4.本实用新型提出了一种新型全数字自激环路，尤其对于全数字低电平系统，可以采用本实用新型的设计原理将自激环路集成到全数字低电平系统中，并可以在自激和他激两种模式之间来回切换。

附图说明

图1为本实用新型的系统框图

具体实施方式

本实用新型设计原理

1、本实用新型克服了传统的偏见、是非常不容易想到的。无论是以往的模拟方式，还是现代的数字方式，都没有在环路中使用DDS，因为DDS的正规用法是在他激环路中使用，而不是在自激环路中使用，因为DDS的输入时钟是一个固定的频率，输出也是固定的，而自激环路的输入时钟是变化的、输出也是变化的。本实用新型非常不容易想到的是：把大家认为只能在他激环路中应用的核心器件应用到自激环路中，而且实现方式非常简单，这是非常不容易想到。长期以来，业界已经形成了思维定式：DDS时钟不变，配置完了以后，比如给出200兆时钟，输出40兆信号不变。从来没有人尝试把DDS用于自激环路，本实用新型经过实验室测试成功了，果然能够震荡起来，而且非常方便。

2、本实用新型自激环路的设计原理。自激环路全称自激震荡环路，也就是不需要外界信号源，只有一个放大器自己就能够震荡起来并且维持稳定。把它应用在加速器领域，就需要将自激环路、腔体、放大器连接起来构成一个大的自激环路，效果是不需要外界驱动它，自己就能震荡起来，并且维持在腔体的谐振频率之内，也就是说，环路能够自然起振并且环路维持在带宽之内。自激环路的优点显而易见：不需要外界驱动，开机以后，幅度跟着就起来了，功率也进去了，自激环路的频率是随着腔体的频率改变而改变的。与自激环路对应的是他激环路：他激环路对于腔体的频率不知道，然后用固定的频率驱动他激环路，固定的频率有可能和腔体频率不匹配，例如用50兆的固定频率去驱动30兆的腔体频率，肯定功率过不去，那就要改变腔体频率从30兆改为50兆，当他激环路频率和腔体频率一致时，功率就馈入到高频腔体了，此为他激环路的设计思路。他激环路的设计思想是改变腔体去适应驱动信号，自激环路的设计思想是改变驱动信号去适应腔体。

总结：DDS它是被大家公知是用在他激环路系统中，计算好一个时钟频率就一直保持这个时钟频率不变进行输出，我们把应用在他激应用在自激环路中，并且非常简单就实现了，而且如图1所示，本实用新型自激电路是非常简单的，而且很容易从自激模式切换到他激模式。

基于以上设计原理，本实用新型设计了一种全数字自激电路如图1所示，包括高频腔体、高频腔体输入端的发射机、高频腔体输出端的比较器、连接比较器输出端和发射机输入端、从而构成全数字自激环路的FPGA；所述FPGA包括DDS、CPU、锁相环，该DDS用于使环路的频率与腔体的谐振频率保持一致，其输入端连接CPU和锁相环，输出端连接发射机；该CPU用于控制DDS的幅度和相位、以及控制锁相环选择时钟源，该锁相环用于给DDS提供时钟输入信号，其特征在于：该全数字自激电路采用DDS作为系统的信号源，具体为采用DDS的输出作为DDS的时钟输入。所述的发射机即为放大器；

实施例

在某加速器的全数字低电平控制系统中，RF信号频率约为23MHz。设计DDS输出23MHz信号，DDS的输入时钟为184MHz。腔体取样信号经过衰减器后形成幅度合适的信号输入到比较器后进入FPGA内的锁相环。默认情况下锁相环以该信号作为时钟源。当系统自激震荡后，通过CPU控制调节DDS的相位，以改变环路频率，在示波器上观察腔体反馈信号的变化。当环路频率与腔体谐振频率一致时，示波器上观察到的腔体反馈信号达到最大值。此时固定DDS的相位，开始增大DDS的输出信号幅度。当幅度达到要求值后，停止增大幅度，通过腔体的微调机构控制微调电容移动，改变腔体谐振频率，使之与外部参考信号23MHz保持一致。此时，可以通过CPU控制锁相环切换时钟源，选择外部参考信号为时钟源，完成从自激环路到他激环路的切换。

需要强调的是，本实用新型所述的实施例是说明性的，而不是限定性的，因此本实用新型包括并不限于具体实施方式中所述的实施例。

Claims

1.一种全数字自激环路，包括高频腔体、高频腔体输入端的发射机、高频腔体输出端的比较器、连接比较器输出端和发射机输入端从而构成全数字自激环路的FPGA；所述FPGA包括DDS、CPU、锁相环，该DDS用于使环路的频率与腔体的谐振频率保持一致，其输入端连接CPU和锁相环，输出端连接发射机；该CPU用于控制DDS的幅度和相位、以及控制锁相环选择时钟源，该锁相环用于给DDS提供时钟输入信号，其特征在于：该全数字自激电路采用DDS作为系统的信号源，具体为采用DDS的输出作为DDS的时钟输入，所述的发射机即为放大器。

2.根据权利要求1所述一种全数字自激环路，其特征在于：所述采用DDS的输出作为DDS的时钟输入，具体为：该DDS的输出信号经过发射机、高频腔体、比较器后形成方波时钟信号，该方波时钟信号输入到FPGA的锁相环中进行倍频、得到倍频时钟，倍频时钟信号输入到所述FPGA中的DDS。

3.根据权利要求1所述一种全数字自激环路，其特征在于：所述FPGA中的锁相环接收两个时钟信号的输入，其中一个来自于DDS的输出，另一个来自于外部信号源的输出，锁相环的时钟源可以由时钟选择端来选择，该时钟选择端的输入来自CPU控制的GPIO。

4.根据权利要求1所述一种全数字自激环路，其特征在于：所述CPU用于控制DDS的幅度和相位，具体为：环路的相位通过设置DDS的相位偏置来改变，该值由CPU控制；DDS的输出信号幅度由DDS的幅度字来改变，该值由CPU控制。

5.根据权利要求1所述一种全数字自激环路，其特征在于：所述DDS用于使环路的频率与腔体的谐振频率保持一致，具体为：当系统形成自激震荡后，通过调节DDS的相位，可以调节环路的频率，使之与腔体的谐振频率保持一致，此后即可通过CPU控制DDS的幅度字来迅速提升功率，环路会自动追踪腔体的谐振频率，保持腔体调谐。

6.根据权利要求5所述一种全数字自激环路，其特征在于：当功率提升到运行所需的功率后，移动腔体的调谐电容，使腔体的谐振频率接近外部参考信号的频率。

7.根据权利要求1所述一种全数字自激环路，其特征在于：所述CPU控制锁相环选择时钟源，具体为：通过CPU控制GPIO切换锁相环的时钟源，即可实现自激到他激的转换，此后，系统工作为它激模式。