CN215912173U - 一种可支持8k输入输出的视频处理器 - Google Patents
一种可支持8k输入输出的视频处理器 Download PDFInfo
- Publication number
- CN215912173U CN215912173U CN202122076025.8U CN202122076025U CN215912173U CN 215912173 U CN215912173 U CN 215912173U CN 202122076025 U CN202122076025 U CN 202122076025U CN 215912173 U CN215912173 U CN 215912173U
- Authority
- CN
- China
- Prior art keywords
- module
- input
- output
- electrically connected
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Abstract
本实用新型公开了一种可支持8K输入输出的视频处理器，包括：至少一可供2K、4K和/或8K输入信号输入并可对2K、4K和/或8K输入信号进行区分处理的输入模块、一可将输入信号从至少一输入模块切换到至少一输出模块输出的总矩阵模块及至少一可供2K、4K和/或8K输入信号输出并可对2K、4K和/或8K输入信号进行区分处理的输出模块，所述总矩阵模块与输入模块及输出模块电性连接；本实用新型可以同时支持2K、4K及8K输入和输出。
Description
技术领域
本实用新型涉及音视频处理技术领域，具体涉及一种可支持8K输入输出的视频处理器。
背景技术
视频处理器是LED全彩显示屏诞生、成长以及成熟的全程见证者和标志性设备，LED专用的视频处理设备在此过程中也逐渐走向成熟，LED视频处理器的优劣直接影响了LED显示屏的显示效果。
经过4K信号的发展，8K信号和显示设备已经开始出现，但是市面上除了少量的电脑显卡及高端电视机等，在LED和投影等行业，还没有一款能够同时支持2K、4K及8K输入和输出的视频处理器。
有鉴于此，本实用新型的设计人设计出了本实用新型。
实用新型内容
本实用新型的目的在于提供一种可支持8K输入输出的视频处理器,具有可同时支持2K、4K及8K输入和输出的特点。
为实现上述目的，本实用新型的技术解决方案是：
一种可支持2K、4K及8K输入输出的视频处理器，包括：至少一可供2K、4K和/或8K输入信号输入并可对2K、4K和/或8K输入信号进行区分处理的输入模块、一可将输入信号从至少一输入模块切换到至少一输出模块输出的总矩阵模块及至少一可供2K、4K和/或8K输入信号输出并可对2K、4K和/或8K输入信号进行区分处理的输出模块，所述总矩阵模块与输入模块及输出模块电性连接。
所述输入模块包括至少一可供2K、4K和/或8K输入信号输入的接口芯片、一输入FPGA模块、一输入同步时钟模块及至少一差分输出模块，所述输入同步时钟模块与输入FPGA模块电性连接，所述输入FPGA模块包括一可分别对8K输入信号及2K和/或4K输入信号进行处理的输入接口解码模块，所述接口芯片电性连接输入FPGA模块的输入接口解码模块，所述差分输出模块与总矩阵模块电性连接，所述输入接口解码模块电性连接至差分输出模块。
所述输入FPGA模块还包括一音频视频处理模块，所述音频视频处理模块电性连接于所述输入接口解码模块与差分输出模块之间。
所述输入接口解码模块包括一可判断并分出8K输入信号及2K和/或4K输入信号的输入矩阵模块、一8K输入信号输入处理模块、一2K和/或4K输入信号输入处理模块、一输入逻辑模块、一输入HDCP解码模块，所述输入矩阵模块电性连接接口芯片，所述输入逻辑模块电性连接输入HDCP解码模块；所述8K输入信号输入处理模块包括依次串联电性连接的一16b/18b解码模块、一FRL扰频器、一FRL映射器、一RS FEC解码模块及一FRL打包模块；所述2K和/或4K输入信号输入处理模块包括依次串联电性连接的一TMDS解码模块及一TMDS扰频器；所述输入矩阵模块的2K和/或4K输入信号输出口电性连接TMDS解码模块，所述输入矩阵模块的8K输入信号输出口电性连接16b/18b解码模块，所述TMDS扰频器及FRL打包模块电性连接输入逻辑模块，所述输入逻辑模块的视频接口电性连接至音频视频处理模块。
所述8K输入信号输入处理模块还包括一偏差校验器，所述偏差校验器电性连接16b/18b解码模块。
所述输出模块包括一输出FPGA模块、一输出同步时钟模块及至少一输出接口，所述输出同步时钟模块与输出FPGA模块电性连接，所述输出FPGA模块包括一可分别对8K输入信号及2K和/或4K输入信号进行处理的输出接口编码模块，所述输出接口编码模块电性连接总矩阵模块。
所述输出接口编码模块包括一可判断并分出8K输入信号及2K和/或4K输入信号的输出逻辑模块、一8K输入信号输出处理模块、一2K和/或4K输入信号输出处理模块及一可将并行信号转为串行信号的输出矩阵模块，所述输出矩阵模块电性连接至一驱动芯片，所述输出逻辑模块电性连接输出音频视频处理模块；所述8K输入信号输出处理模块包括依次串联电性连接的一FRL打包模块、一FRL超级块映射模块、一RS FEC编码器、一FRL扰频器及一16b/18b编码模块，所述8K输入信号输出处理模块的FRL打包模块电性连接输出逻辑模块的8K输入信号输出口，所述8K输入信号输出处理模块的16b/18b编码模块电性连接输出矩阵模块；所述2K和/或4K输入信号输出处理模块包括依次串联电性连接的一TMDS扰频器及一TMDS编码模块，所述2K和/或4K输入信号输出处理模块的TMDS扰频器电性连接输出逻辑模块的2K和/或4K输入信号输出口，所述2K和/或4K输入信号输出处理模块的TMDS编码模块电性连接输出矩阵模块。
所述输出接口编码模块还包括一视频时钟控制模块及一HDCP模块，所述HDCP模块电性连接输出逻辑模块，所述总矩阵模块的音频接口电性连接输出逻辑模块，所述总矩阵模块的视频接口电性连接输出逻辑模块，所述视频时钟控制模块电性连接总矩阵模块的视频接口。
一种可支持2K、4K及8K输入输出的视频处理器，还包括一控制板及一扩展CXP模块，所述控制板电性连接总矩阵模块，所述扩展CXP模块电性连接总矩阵模块。
所述扩展CXP模块包括一FPGA模块及一同步时钟模块，所述扩展CXP模块的同步时钟模块电性连接扩展CXP模块的FPGA模块，所述扩展CXP模块的FPGA模块电性连接总矩阵模块。
采用上述技术方案后，本实用新型通过输入模块及输出模块的结构设计，由于所述输入模块可以接受2K、4K和/或8K输入信号输入，且能够区分出2K、4K和/或8K输入信号，并对2K、4K和/或8K输入信号进行区分处理，所述输出模块也可以区分出2K、4K和/或8K输入信号，并对2K、4K和/或8K输入信号进行区分处理，输出2K、4K和/或8K输入信号，从而实现本实用新型可以同时支持2K、4K及8K输入和输出。
附图说明
图1为本实用新型的原理示意图；
图2为本实用新型的输入模块的原理示意图；
图3为本实用新型的输入模块的输入接口解码模块的原理示意图；
图4为本实用新型的输出模块的原理示意图；
图5为本实用新型的输出模块的输出接口编码模块的原理示意图；
图6为本实用新型的CXP扩展板的原理示意图。
具体实施方式
为达成上述目的及功效，本实用新型所采用的技术手段及构造，兹绘图就本实用新型较佳实施例详加说明其特征与功能如下，以利完全了解。
请参阅图1所示，本实用新型揭示了一种可支持8K输入输出的视频处理器，包括：至少一可供2K、4K和/或8K输入信号输入并可对2K、4K和/或8K输入信号进行区分处理的输入模块、一可将输入信号从至少一输入模块切换到至少一输出模块输出的总矩阵模块及至少一可供2K、4K和/或8K输入信号输出并可对2K、4K和/或8K输入信号进行区分处理的输出模块，所述总矩阵模块与输入模块及输出模块电性连接；其中，所述输入模块及输出模块可以更换和热插拔。
再者，请参阅图2所示，所述输入模块可以包括至少一可供2K、4K和/或8K输入信号输入的接口芯片、一输入FPGA模块、一输入同步时钟模块及至少一差分输出模块，所述输入同步时钟模块与输入FPGA模块电性连接，所述输入FPGA模块包括一可分别对8K输入信号及2K和/或4K输入信号进行处理的输入接口解码模块，所述接口芯片电性连接输入FPGA模块的输入接口解码模块，所述差分输出模块与总矩阵模块电性连接，所述输入接口解码模块电性连接至差分输出模块。
进一步，所述输入FPGA模块还可以包括一音频视频处理模块，所述音频视频处理模块电性连接于所述输入接口解码模块与差分输出模块之间，所述音频视频处理模块可以进行像素点重组、图像切割、拼接、图层叠加、淡入淡出、特效切换、羽化、字幕叠加、抠图、旋转、叠背景、叠LOGO、叠STILL台标、分辨率转换、音频矩阵、音频延迟及webserver控制处理。
接着，请参阅图3所示，所述输入接口解码模块可以包括一可判断并分出8K输入信号及2K和/或4K输入信号的输入矩阵模块、一8K输入信号输入处理模块、一2K和/或4K输入信号输入处理模块、一可将并行信号转为串行信号的输入逻辑模块、一输入HDCP解码模块，所述输入矩阵模块电性连接接口芯片，所述输入逻辑模块电性连接输入HDCP解码模块；所述8K输入信号输入处理模块包括依次串联电性连接的一16b/18b解码模块、一FRL扰频器、一FRL映射器、一RS FEC解码模块及一FRL打包模块；所述2K和/或4K输入信号输入处理模块包括依次串联电性连接的一TMDS解码模块及一TMDS扰频器；所述输入矩阵模块的2K和/或4K输入信号输出口电性连接TMDS解码模块，所述输入矩阵模块的8K输入信号输出口电性连接16b/18b解码模块，所述TMDS扰频器及FRL打包模块电性连接输入逻辑模块，所述输入逻辑模块的视频接口电性连接至音频视频处理模块。
其中，所述2K和/或4K输入信号输入处理模块的TMDS解码模块可以把TMDS信号解成RGB数据；所述2K和/或4K输入信号输入处理模块的TMDS扰频器可以把TMDS的扰频数据去除，还原出源数据；所述8K输入信号输入处理模块的16b/18b解码模块可以对FRL的16b/18b编码进行解码；所述8K输入信号输入处理模块的FRL扰频器可以把FRL的扰频数据去除，还原出源数据；所述8K输入信号输入处理模块的FRL映射器可以将原来的TMDS CLOCK映射出FRL的一个Lane进行还原出CLOCK;所述8K输入信号输入处理模块的RS FEC解码模块可以对RS FEC编码的数据还原成源数据；所述8K输入信号输入处理模块的FRL打包模块可以将所接收到的视频音频数据解包呈FRL数据流；所述输入接口解码模块的输入逻辑模块可以将TMDS或FRL数据统一转成对应格式的数据送到后方；所述输入接口解码模块的输入HDCP解码模块可以保护蓝光，对输入的视频数据、音频数据进行加密保护的解密。
进一步，所述8K输入信号输入处理模块还可以包括一偏差校验器，所述偏差校验器电性连接16b/18b解码模块，所述偏差校验器可以检测16b/18b解码模块在解码后极性偏差值，以实现直流平衡调整。
另外，请参阅图4所示，所述输出模块可以包括一输出FPGA模块、一输出同步时钟模块及至少一输出接口，所述输出同步时钟模块与输出FPGA模块电性连接，所述输出FPGA模块包括一可分别对8K输入信号及2K和/或4K输入信号进行处理的输出接口编码模块，所述输出接口编码模块电性连接总矩阵模块。
进一步，请参阅图5所示，所述输出接口编码模块可以包括一可判断并分出8K输入信号及2K和/或4K输入信号的输出逻辑模块、一8K输入信号输出处理模块、一2K和/或4K输入信号输出处理模块及一可将并行信号转为串行信号的输出矩阵模块，所述输出矩阵模块电性连接至一驱动芯片，所述输出逻辑模块电性连接输出音频视频处理模块；所述8K输入信号输出处理模块包括依次串联电性连接的一FRL打包模块、一FRL超级块映射模块、一RSFEC编码器、一FRL扰频器及一16b/18b编码模块，所述8K输入信号输出处理模块的FRL打包模块电性连接输出逻辑模块的8K输入信号输出口，所述8K输入信号输出处理模块的16b/18b编码模块电性连接输出矩阵模块；所述2K和/或4K输入信号输出处理模块包括依次串联电性连接的一TMDS扰频器及一TMDS编码模块，所述2K和/或4K输入信号输出处理模块的TMDS扰频器电性连接输出逻辑模块的2K和/或4K输入信号输出口，所述2K和/或4K输入信号输出处理模块的TMDS编码模块电性连接输出矩阵模块。
其中，所述输出接口编码模块的输出逻辑模块可以根据协议来处理视频接口以及音频接口所接收到的数据，并分别交予两条独立的数据路径进行处理；所述输出接口编码模块的TMDS扰频器可以改变数字信号序列，使传输性能更优；所述输出接口编码模块的TMDS编码模块可以按照TMDS信号格式进行编码；所述输出接口编码模块的FRL打包模块可以按照对应格式规定的FRL传输模式进行打包；所述输出接口编码模块的FRL超级块映射模块可以将原来的TMDS CLOCK映射呈FRL的一个Lane；所述输出接口编码模块的RS FEC编码器可以对数据流进行相应的处理；所述输出接口编码模块的FRL扰频器可以改变数字信号序列，使传输性能更优；所述输出接口编码模块的16b/18b编码模块可以对FRL所传输的数据流进行编码。
进一步，所述输出接口编码模块还可以包括一视频时钟控制模块及一HDCP模块，所述HDCP模块电性连接输出逻辑模块，所述总矩阵模块的音频接口电性连接输出逻辑模块，所述总矩阵模块的视频接口电性连接输出逻辑模块，所述视频时钟控制模块电性连接总矩阵模块的视频接口；所述输出接口编码模块可以对输出的视频数据、音频数据进行加密保护。
此外，为了便于监控所有输入源信号，本实用新型还可以包括一具备网络通讯、USB通讯、web控制、输入和场景预监功能的控制板及一扩展CXP模块，所述控制板电性连接总矩阵模块，所述扩展CXP模块电性连接总矩阵模块。
进一步，请参阅图6所示，所述扩展CXP模块可以包括一FPGA模块及一同步时钟模块，所述扩展CXP模块的同步时钟模块电性连接扩展CXP模块的FPGA模块，所述扩展CXP模块的FPGA模块电性连接总矩阵模块；所述扩展CXP模块可以同时支持输入和输出，具备光纤输入接口和光纤输出接口，每个光纤输入接口或者光纤输出接口可以支持4路的RGB4444K2K@60HZ信号，所述扩展CXP模块可以把扩展输入的信号送进总矩阵模块供预监和输出，并可以接收从总矩阵模块送出来的信号送出给下一台设备。
综上所述，本实用新型通过输入模块及输出模块的结构设计，由于所述输入模块可以接受2K、4K和/或8K输入信号输入，且能够区分出2K、4K和/或8K输入信号，并对2K、4K和/或8K输入信号进行区分处理，所述输出模块也可以区分出2K、4K和/或8K输入信号，并对2K、4K和/或8K输入信号进行区分处理，输出2K、4K和/或8K输入信号，从而实现本实用新型可以同时支持2K、4K及8K输入和输出；其中，图1中以所述输入模块及输出模块为多个进行显示说明，但并不以此为限，每一输入模块中可以具有多个接口芯片，形成多个输入接口，于图1中，以每一输入模块形成4个输入接口为例，每一输出模块形成有4个输出接口为例进行举例说明，本实用新型的输入模块可以支持所有的视频音频接口（如：HDMI/DP/SDI/DVI/TYPE-C/H.264/H.265/HDBASET/NDI等）；经由输入模块处理后形成差分信号传给总矩阵模块，接着由总矩阵模块选择性将经由输入模块处理后形成一个或者多个差分信号对接输出模块，让本实用新型所输入的输入信号经由输入模块处理后经由总矩阵模块选择性输出至输出模块；所述总矩阵模块可以形成差分信号传递至控制板，所述控制板可以连接以太网或者通过USB接口连接外部设备，所述控制板也可以通过同步锁定接口（GENLOCK）连接至外部设备或者通过全数字化视频和声音发送的接口（HDMI）连接外部设备；所述扩展CXP模块可以接收总矩阵模块输出的差分信号，也可以发出差分信号给总矩阵模块，所述扩展CXP模块具有输出接口和输入接口。
本实用新型的技术内容及技术特点已揭示如上，本实用新型的组成并不以上述为限，本领域的技术人员仍可能基于本实用新型的揭示而作各种不背离本实用新型创作精神的替换及修饰。因此，本实用新型的保护范围应不限于实施例所揭示，而应包括各种不背离本实用新型的替换及修饰，并为权利要求书所涵盖。
Claims (10)
1.一种可支持8K输入输出的视频处理器，其特征在于，包括：至少一可供2K、4K和/或8K输入信号输入并可对2K、4K和/或8K输入信号进行区分处理的输入模块、一可将输入信号从至少一输入模块切换到至少一输出模块输出的总矩阵模块及至少一可供2K、4K和/或8K输入信号输出并可对2K、4K和/或8K输入信号进行区分处理的输出模块，所述总矩阵模块与输入模块及输出模块电性连接。
2.如权利要求1所述一种可支持8K输入输出的视频处理器，其特征在于：所述输入模块包括至少一可供2K、4K和/或8K输入信号输入的接口芯片、一输入FPGA模块、一输入同步时钟模块及至少一差分输出模块，所述输入同步时钟模块与输入FPGA模块电性连接，所述输入FPGA模块包括一可分别对8K输入信号及2K和/或4K输入信号进行处理的输入接口解码模块，所述接口芯片电性连接输入FPGA模块的输入接口解码模块，所述差分输出模块与总矩阵模块电性连接，所述输入接口解码模块电性连接至差分输出模块。
3.如权利要求2所述一种可支持8K输入输出的视频处理器，其特征在于：所述输入FPGA模块还包括一音频视频处理模块，所述音频视频处理模块电性连接于所述输入接口解码模块与差分输出模块之间。
4.如权利要求3所述一种可支持8K输入输出的视频处理器，其特征在于：所述输入接口解码模块包括一可判断并分出8K输入信号及2K和/或4K输入信号的输入矩阵模块、一8K输入信号输入处理模块、一2K和/或4K输入信号输入处理模块、一输入逻辑模块、一输入HDCP解码模块，所述输入矩阵模块电性连接接口芯片，所述输入逻辑模块电性连接输入HDCP解码模块；
所述8K输入信号输入处理模块包括依次串联电性连接的一16b/18b解码模块、一FRL扰频器、一FRL映射器、一RS FEC解码模块及一FRL打包模块；
所述2K和/或4K输入信号输入处理模块包括依次串联电性连接的一TMDS解码模块及一TMDS扰频器；
所述输入矩阵模块的2K和/或4K输入信号输出口电性连接TMDS解码模块，所述输入矩阵模块的8K输入信号输出口电性连接16b/18b解码模块，所述TMDS扰频器及FRL打包模块电性连接输入逻辑模块，所述输入逻辑模块的视频接口电性连接至音频视频处理模块。
5.如权利要求4所述一种可支持8K输入输出的视频处理器，其特征在于：所述8K输入信号输入处理模块还包括一偏差校验器，所述偏差校验器电性连接16b/18b解码模块。
6.如权利要求1至5任一项所述一种可支持8K输入输出的视频处理器，其特征在于：所述输出模块包括一输出FPGA模块、一输出同步时钟模块及至少一输出接口，所述输出同步时钟模块与输出FPGA模块电性连接，所述输出FPGA模块包括一可分别对8K输入信号及2K和/或4K输入信号进行处理的输出接口编码模块，所述输出接口编码模块电性连接总矩阵模块。
7.如权利要求6所述一种可支持8K输入输出的视频处理器，其特征在于：所述输出接口编码模块包括一可判断并分出8K输入信号及2K和/或4K输入信号的输出逻辑模块、一8K输入信号输出处理模块、一2K和/或4K输入信号输出处理模块及一输出矩阵模块，所述输出矩阵模块电性连接至一驱动芯片，所述输出逻辑模块电性连接输出音频视频处理模块；
所述8K输入信号输出处理模块包括依次串联电性连接的一FRL打包模块、一FRL超级块映射模块、一RS FEC编码器、一FRL扰频器及一16b/18b编码模块，所述8K输入信号输出处理模块的FRL打包模块电性连接输出逻辑模块的8K输入信号输出口，所述8K输入信号输出处理模块的16b/18b编码模块电性连接输出矩阵模块；
所述2K和/或4K输入信号输出处理模块包括依次串联电性连接的一TMDS扰频器及一TMDS编码模块，所述2K和/或4K输入信号输出处理模块的TMDS扰频器电性连接输出逻辑模块的2K和/或4K输入信号输出口，所述2K和/或4K输入信号输出处理模块的TMDS编码模块电性连接输出矩阵模块。
8.如权利要求7所述一种可支持8K输入输出的视频处理器，其特征在于：所述输出接口编码模块还包括一视频时钟控制模块及一HDCP模块，所述HDCP模块电性连接输出逻辑模块，所述总矩阵模块的音频接口电性连接输出逻辑模块，所述总矩阵模块的视频接口电性连接输出逻辑模块，所述视频时钟控制模块电性连接总矩阵模块的视频接口。
9.如权利要求1所述一种可支持8K输入输出的视频处理器，其特征在于：还包括一控制板及一扩展CXP模块，所述控制板电性连接总矩阵模块，所述扩展CXP模块电性连接总矩阵模块。
10.如权利要求9所述一种可支持8K输入输出的视频处理器，其特征在于：所述扩展CXP模块包括一FPGA模块及一同步时钟模块，所述扩展CXP模块的同步时钟模块电性连接扩展CXP模块的FPGA模块，所述扩展CXP模块的FPGA模块电性连接总矩阵模块。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202122076025.8U CN215912173U (zh) | 2021-08-31 | 2021-08-31 | 一种可支持8k输入输出的视频处理器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202122076025.8U CN215912173U (zh) | 2021-08-31 | 2021-08-31 | 一种可支持8k输入输出的视频处理器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN215912173U true CN215912173U (zh) | 2022-02-25 |
Family
ID=80294679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202122076025.8U Active CN215912173U (zh) | 2021-08-31 | 2021-08-31 | 一种可支持8k输入输出的视频处理器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN215912173U (zh) |
-
2021
- 2021-08-31 CN CN202122076025.8U patent/CN215912173U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101910999B (zh) | 用以产生及实现移动式高清晰多媒体接口的方法、装置及系统 | |
| US7440702B2 (en) | Method for transmitting digital image signal, digital image transmitting device, digital image sending device and digital image receiver | |
| CN102226943B (zh) | 一种实现屏幕拼接的系统及方法 | |
| EP3297271A1 (en) | Data transmission apparatus with information skew and redundant control information and method | |
| US20020049879A1 (en) | Cable and connection with integrated DVI and IEEE 1394 capabilities | |
| CN1787627A (zh) | 高画质多媒体接口传送方法及系统 | |
| CN102103826A (zh) | 一种led显示屏拼接控制系统及led显示屏 | |
| US10827147B1 (en) | Video coupler | |
| JP2008017438A (ja) | 光ファイバー方式の高画質デジタル映像・音声資料インターフェースを有する通信設備 | |
| JP2002152725A (ja) | グラフィック信号の光伝送装置及び方法 | |
| WO2022011989A1 (zh) | 一种视频编码系统 | |
| CN205356397U (zh) | 8k即时视频播放器及其播放系统 | |
| CN110225316B (zh) | 一种软硬协同的多路视频处理装置及系统 | |
| CN100342715C (zh) | 高清多媒体接口分路装置 | |
| CN101686359B (zh) | 一种hdmi分配器的分配方法 | |
| CN1465186A (zh) | 基带图像传输系统 | |
| CN215912173U (zh) | 一种可支持8k输入输出的视频处理器 | |
| US20130336381A1 (en) | Video transmission system and transmitting device and receiving device thereof | |
| CN206274660U (zh) | 一种视频处理系统 | |
| CN101951507A (zh) | 大屏幕ip视频流接入设备及其实现方法 | |
| CN105304001A (zh) | 一种基于serdes的信号扩展盒 | |
| CN101729845A (zh) | Camera-Link数字视频信息叠加方法 | |
| CN112017587B (zh) | 显示系统、显示校正方法及显示校正装置 | |
| CN113259613B (zh) | 一种改进hdmi显示数据流压缩互通互联的方法 | |
| CN105357455A (zh) | 一种4k显示器一屏多显的方法及装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of utility model: A video processor capable of supporting 8K input and output Effective date of registration: 20230831 Granted publication date: 20220225 Pledgee: Xiamen Haicang Sub branch of Agricultural Bank of China Co.,Ltd. Pledgor: XIAMEN RGBLINK SCIENCE & TECHNOLOGY Co.,Ltd. Registration number: Y2023980054646 |