CN215526371U - 一种基于fpga的延迟线时差测量装置 - Google Patents
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Abstract
本实用新型涉及一种基于FPGA的延迟线时差测量装置，包括：时钟输入单元、脉冲信号输入单元、FPGA时差测量单元以及串口通信单元；所述时钟输入单元和所述脉冲信号输入单元均与所述FPGA时差测量单元连接，所述FPGA时差测量单元与所述串口通信单元连接；所述时钟输入单元被配置为提供系统工作时钟；所述脉冲信号输入单元被配置为提供待测信号；所述FPGA时差测量单元被配置为根据所述系统工作时钟和所述待测信号进行高精度时差测量，并将时差测量结果发送给所述串口通信单元；所述串口通信单元被配置输出所述时差测量结果。
Description
技术领域
本实用新型涉及测量技术领域，更具体地，涉及一种基于FPGA的延迟线时差测量装置。
背景技术
时差测量技术广泛应用于导航定位、时间同步、电力电信、激光测距等领域。随着技术的不断发展，这些领域对于时间间隔测量的精度要求以及测量的动态范围也越来越高，根据测量过程中是否需要进行模数转换，测量方法可以分为模拟方法与数字方法。模拟方法需要模数转换过程，由于存在较长的转换时间、易受外界干扰、对温度敏感、设计复杂等问题很难在集成电路上实现。数字方法有直接计数法、插值法、游标法以及专用集成电路时差测量，其中计数法、插值法和游标法测量精度低，难以满足高精度时差测量应用场景，而专用集成电路时差测量又存在开发周期长，成本高等缺点不便于大规模推广使用。
实用新型内容
本公开的一个目的是提供一种基于FPGA的延迟线时差测量装置。
根据本公开的第一方面，提供一种基于FPGA的延迟线时差测量装置，包括：
时钟输入单元、脉冲信号输入单元、FPGA时差测量单元以及串口通信单元；
所述时钟输入单元和所述脉冲信号输入单元均与所述FPGA时差测量单元连接，所述FPGA时差测量单元与所述串口通信单元连接；
所述时钟输入单元被配置为提供系统工作时钟；
所述脉冲信号输入单元被配置为提供待测信号；
所述FPGA时差测量单元被配置为根据所述系统工作时钟和所述待测信号进行高精度时差测量，并将时差测量结果发送给所述串口通信单元；
所述串口通信单元被配置输出所述时差测量结果。
可选地，所述FPGA时差测量单元包括：第一测量模块、第二测量模块以及时差测量计算模块；
所述第一测量模块和所述第二测量模块均与所述时差测量计算模块连接；
所述第一测量模块被配置为对时钟信号进行计数；
所述第二测量模块被配置为测量一个系统时间之内的延时单元个数；
所述时差测量计算模块被配置为根据所述计数和所述延时单元个数得到所述时差测量结果。
可选地，所述第二测量模块包括：细延迟线模块，编码模块、查找表模块和延迟线自动校准模块；
所述细延迟线模块分别与所述编码模块和所述延迟线自动校准模块连接；所述编码模块与所述查找表模块连接；所述查找表模块分别与所述延迟线自动校准模块和所述时差测量计算模块连接；
所述细延迟线模块被配置为对所述待测信号进行精细延迟测量；
所述编码模块被配置为对所述细延迟线模块的精细延迟测量的数据进行编码；
所述延迟线自动校准模块被配置为校准所述查找表模块中查找表参数。
可选地，所述细延迟线模块包括：抽头延迟线、触发器阵列、编码电路、校准电路以及有限状态机；
所述触发器阵列被配置为在时钟上升沿到来时对所述抽头延迟线中各个抽头的数据进行锁存，记录传播的延迟单元个数；
所述编码电路被配置为将所述触发器阵列中的数据转换为二进制码；
所述校准电路被配置为实时校正所述延迟单元的延迟时间以及所述抽头延迟线的非线性数据；
所述有限状态机被配置为控制所述抽头延迟线、所述触发器阵列、所述编码电路以及所述校准电路。
可选地，所述时钟输入单元被配置为将正弦信号整形滤波为方波信号，将所述方波信号作为所述系统工作时钟。
可选地，所述待测信号的频率范围为1MHz-1kHz。
可选地，所述FPGA时差测量单元被配置为自动匹配所述待测信号的频率。
可选地，所述第一测量模块包括粗延时测量模块；
所述粗延时测量模块被配置为在判断所述待测信号输入时，在所述待测信号的上升沿启动计数器开始计数，在所述系统工作时钟的上升沿停止计数，并将计数值锁存输出。
根据本公开的一个实施例，基于FPGA的延迟线时差测量装置中包括：时钟输入单元、脉冲信号输入单元、FPGA时差测量单元以及串口通信单元；所述时钟输入单元和所述脉冲信号输入单元均与所述FPGA时差测量单元连接，所述FPGA时差测量单元与所述串口通信单元连接；所述时钟输入单元被配置为提供系统工作时钟；所述脉冲信号输入单元被配置为提供待测信号；所述FPGA时差测量单元被配置为根据所述系统工作时钟和所述待测信号进行高精度时差测量，并将时差测量结果发送给所述串口通信单元；所述串口通信单元被配置输出所述时差测量结果。从而提供了一种高精度的时差测量装置，可自动测量待测信号，便于系统集成，具有高分辨率和高稳定性。
通过以下参照附图对本实用新型的示例性实施例的详细描述，本实用新型的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本实用新型的实施例，并且连同说明书一起用于解释本实用新型的原理。
图1为本实用新型的基于FPGA的延迟线时差测量装置的硬件结构示意图；
图2为本实用新型的FPGA软件架构示意图；
图3为本实用新型的粗延迟测量模块的流程框图；
图4为本实用新型的细延迟线模块的示意性框图；
图5为应用本实用新型的基于FPGA的延迟线时差测量装置的流程示意图。
具体实施方式
现在将参照附图来详细描述本实用新型的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本实用新型的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本实用新型及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术和设备可能不作详细讨论，但在适当情况下，所述技术和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1为本实用新型的基于FPGA的延迟线时差测量装置的硬件结构示意图。如图1所示，本实施例的基于FPGA的延迟线时差测量装置可以包括：
时钟输入单元、脉冲信号输入单元、FPGA时差测量单元以及串口通信单元；所述时钟输入单元和所述脉冲信号输入单元均与所述FPGA时差测量单元连接，所述FPGA时差测量单元与所述串口通信单元连接。
所述时钟输入单元被配置为提供系统工作时钟；所述脉冲信号输入单元被配置为提供待测信号；所述FPGA时差测量单元被配置为根据所述系统工作时钟和所述待测信号进行高精度时差测量，并将时差测量结果发送给所述串口通信单元；所述串口通信单元被配置输出所述时差测量结果。
具体的，所述时钟输入单元被配置为将正弦信号整形滤波为方波信号，将所述方波信号作为所述系统工作时钟。在一个例子中，所述时钟输入单元可以将10MHz的正弦信号经过整形滤波后得到10MHz方波信号，并作为所述系统工作时钟送入所述FPGA时差测量单元进行时差测量。实际应用中，10MHz方波信号进入所述FPGA时差测量单元后，可以通过片内锁相环倍频到200MHz作为FPGA的系统工作时钟。
所述脉冲信号输入单元被配置为对待测信号进行整形和滤波后，输入所述FPGA时差测量单元。可选地，所述待测信号的频率范围可以为1MHz-1kHz。所述FPGA时差测量单元被配置为自动匹配所述待测信号的频率，实时的完成时差测量。
在一个实施例中，所述FPGA时差测量单元可以包括：第一测量模块、第二测量模块以及时差测量计算模块；所述第一测量模块和所述第二测量模块均与所述时差测量计算模块连接；所述第一测量模块被配置为对时钟信号进行计数；所述第二测量模块被配置为测量一个系统时间之内的延时单元个数；所述时差测量计算模块被配置为根据所述计数和所述延时单元个数得到所述时差测量结果。
具体的，所述第一测量模块为时差测量的粗延时计算模块，能够长时间的对时钟信号进行计数；所述第二测量模块为精细延迟计算模块，能够测量在一个系统工作时钟内的延时，且需要使用校准时钟对精细延迟计算单元进行校准。
在一个例子中，如图2所示，所述第一测量模块可以包括粗延时测量模块；所述粗延时测量模块被配置为在判断所述待测信号输入时，在所述待测信号的上升沿启动计数器开始计数，在所述系统工作时钟的上升沿停止计数，并将计数值锁存输出。
所述第二测量模块包括：细延迟线模块，编码模块、查找表模块和延迟线自动校准模块；所述细延迟线模块分别与所述编码模块和所述延迟线自动校准模块连接；所述编码模块与所述查找表模块连接；所述查找表模块分别与所述延迟线自动校准模块和所述时差测量计算模块连接；所述细延迟线模块被配置为对所述待测信号进行精细延迟测量；所述编码模块被配置为对所述细延迟线模块的精细延迟测量的数据进行编码；所述延迟线自动校准模块被配置为校准所述查找表模块中查找表参数。
具体的，所述粗延时测量模块完成的是以系统工作时钟为单位的时间测量。由于系统所有测量都是相对的，而用于测量的系统工作时钟都是同一个，在FPGA内部的同一个时钟域的电路是能够保证其时序关系的，因此可以使所有的时差测量通道使用公共的粗延时测量模块。
在实际测量过程中，如图3所示，所述粗延时测量模块会实时判断待测信号是否接入，在判断所述待测信号接入时，在判断到所述待测信号的上升沿时移动计数器开始计数，当检测到系统工作时钟上升沿时停止计数，然后将计数值锁存并输出后，继续循环进行下一次测量。
实际应用中，所述细延迟线模块可以完成5ns以内的精细延迟测量，并且在所述待测信号进入所述细延迟线模块后，所述延迟线自动校准模块会校准查找表模块，通过校准后的查找表模块可获得百皮秒量级的时差测量精度。
如图4所示，在一个例子中，所述细延迟线模块可以包括：抽头延迟线、触发器阵列、编码电路、校准电路以及有限状态机；所述触发器阵列被配置为在时钟上升沿到来时对所述抽头延迟线中各个抽头的数据进行锁存，记录传播的延迟单元个数；所述编码电路被配置为将所述触发器阵列中的数据转换为二进制码；所述校准电路被配置为实时校正所述延迟单元的延迟时间以及所述抽头延迟线的非线性数据；所述有限状态机被配置为控制所述抽头延迟线、所述触发器阵列、所述编码电路以及所述校准电路。
在实际测量过程中，如图5所示，所述FPGA时差测量单元在完成上电初始化后，便会监测所述待测信号输入接口，一旦所述待测信号输入，所述FPGA时差测量单元便开始测量，所述待测信号分别被送入所述粗延迟测量模块和所述细延迟线模块，测量结果送入延迟线自动校准模块用于校准查找表参数，然后通过编码模块及查找表输出粗、细时差测量结果至所述时差测量计算单元，所述时差测量计算单元将所有测量数据整合输出至串口，最终通过串口实时输出。
本实施例的基于FPGA的延迟线时差测量装置中包括：时钟输入单元、脉冲信号输入单元、FPGA时差测量单元以及串口通信单元；所述时钟输入单元和所述脉冲信号输入单元均与所述FPGA时差测量单元连接，所述FPGA时差测量单元与所述串口通信单元连接；所述时钟输入单元被配置为提供系统工作时钟；所述脉冲信号输入单元被配置为提供待测信号；所述FPGA时差测量单元被配置为根据所述系统工作时钟和所述待测信号进行高精度时差测量，并将时差测量结果发送给所述串口通信单元；所述串口通信单元被配置输出所述时差测量结果。从而提供了一种高精度的时差测量装置，可自动测量待测信号，便于系统集成，具有高分辨率和高稳定性。
虽然已经通过示例对本实用新型的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本实用新型的范围。本领域的技术人员应该理解，可在不脱离本实用新型的范围和精神的情况下，对以上实施例进行修改。本实用新型的范围由所附权利要求来限定。
Claims (8)
1.一种基于FPGA的延迟线时差测量装置，其特征在于，包括：
时钟输入单元、脉冲信号输入单元、FPGA时差测量单元以及串口通信单元；
所述时钟输入单元和所述脉冲信号输入单元均与所述FPGA时差测量单元连接，所述FPGA时差测量单元与所述串口通信单元连接；
所述时钟输入单元被配置为提供系统工作时钟；
所述脉冲信号输入单元被配置为提供待测信号；
所述FPGA时差测量单元被配置为根据所述系统工作时钟和所述待测信号进行高精度时差测量，并将时差测量结果发送给所述串口通信单元；
所述串口通信单元被配置输出所述时差测量结果。
2.根据权利要求1所述的装置，其特征在于，所述FPGA时差测量单元包括：第一测量模块、第二测量模块以及时差测量计算模块；
所述第一测量模块和所述第二测量模块均与所述时差测量计算模块连接；
所述第一测量模块被配置为对时钟信号进行计数；
所述第二测量模块被配置为测量一个系统时间之内的延时单元个数；
所述时差测量计算模块被配置为根据所述计数和所述延时单元个数得到所述时差测量结果。
3.根据权利要求2所述的装置，其特征在于，所述第二测量模块包括：细延迟线模块，编码模块、查找表模块和延迟线自动校准模块；
所述细延迟线模块分别与所述编码模块和所述延迟线自动校准模块连接；所述编码模块与所述查找表模块连接；所述查找表模块分别与所述延迟线自动校准模块和所述时差测量计算模块连接；
所述细延迟线模块被配置为对所述待测信号进行精细延迟测量；
所述编码模块被配置为对所述细延迟线模块的精细延迟测量的数据进行编码；
所述延迟线自动校准模块被配置为校准所述查找表模块中查找表参数。
4.根据权利要求3所述的装置，其特征在于，所述细延迟线模块包括：抽头延迟线、触发器阵列、编码电路、校准电路以及有限状态机；
所述触发器阵列被配置为在时钟上升沿到来时对所述抽头延迟线中各个抽头的数据进行锁存，记录传播的延迟单元个数；
所述编码电路被配置为将所述触发器阵列中的数据转换为二进制码；
所述校准电路被配置为实时校正所述延迟单元的延迟时间以及所述抽头延迟线的非线性数据；
所述有限状态机被配置为控制所述抽头延迟线、所述触发器阵列、所述编码电路以及所述校准电路。
5.根据权利要求1所述的装置，其特征在于，所述时钟输入单元被配置为将正弦信号整形滤波为方波信号，将所述方波信号作为所述系统工作时钟。
6.根据权利要求1所述的装置，其特征在于，所述待测信号的频率范围为1MHz-1kHz。
7.根据权利要求6所述的装置，其特征在于，所述FPGA时差测量单元被配置为自动匹配所述待测信号的频率。
8.根据权利要求2所述的装置，其特征在于，所述第一测量模块包括粗延时测量模块；
所述粗延时测量模块被配置为在判断所述待测信号输入时，在所述待测信号的上升沿启动计数器开始计数，在所述系统工作时钟的上升沿停止计数，并将计数值锁存输出。
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| CN202121543380.5U CN215526371U (zh) | 2021-07-07 | 2021-07-07 | 一种基于fpga的延迟线时差测量装置 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114924179A (zh) * | 2022-05-16 | 2022-08-19 | 山东浪潮科学研究院有限公司 | 一种多通道信号延迟测量方法及装置 |
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2021
- 2021-07-07 CN CN202121543380.5U patent/CN215526371U/zh active Active
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