CN215496683U - 半导体封装结构 - Google Patents

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Abstract

本申请涉及半导体封装结构。根据本申请的一实施例的半导体封装结构，其包括：基板，其具有裸片安装区域；导电图案化层，其形成于所述基板上且具有多个导电迹线，其中所述多个导电迹线包括第一导电迹线；裸片，其安置于所述基板的所述裸片安装区域上且电连接到所述第一导电迹线；底部填充材料，其填充于所述基板和所述裸片之间；以及阻焊图案化层，其形成于所述基板和所述导电图案化层上，其中所述阻焊图案化层包括第一部分，所述第一部分覆盖所述裸片安装区域的角落区域。

Description

半导体封装结构
技术领域
本申请实施例涉及半导体领域，特别是涉及半导体封装结构。
背景技术
毛细管底部填充料(capillary underfill；简称CUF)的分配(dispensing)可以在各种半导体封装结构，比如使用凸块导线直连(Bump on Trace；简称BOT)技术的倒装芯片(Flip-Chip)封装结构中被发现。在具有CUF的封装结构中，裸片(die)下方的基板(substrate)上的阻焊(solder resist)设计可能会影响CUF分配的流动性(flowability)。例如，传统的全覆盖(full-coverage)阻焊设计会由于CUF分配时不好的流动性导致在裸片中心产生束缚的气泡。移除阻焊层(例如，全开口(full-opened)阻焊设计)可以在CUF分配期间给CUF提供较好的流动性。然而，在基板的暴露的铜表面和CUF填充料之间的粘性是比较低的，这容易在可靠性测试期间引起裸片角落处的脱层(delamination)。
因此，需要提供一种改良的封装结构，其可减少CUF和暴露铜表面的低黏著性问题而不影响CUF分配的流动性。
实用新型内容
本申请实施例的目的之一在于提供一种半导体封装结构，其在增加CUF分配的流动性的同时，可以消除裸片角落处的脱层问题。
本申请的一些实施例提供了一种半导体封装结构，其包括：基板，其具有裸片安装区域；导电图案化(pattern)层，其形成于所述基板上且具有多个导电迹线(trace)，其中所述多个导电迹线包括第一导电迹线；裸片，其安置于所述基板的所述裸片安装区域上且电连接到所述第一导电迹线；底部填充材料(underfill material)，其填充于所述基板和所述裸片之间；以及阻焊(solder resist)图案化层，其形成于所述基板和所述导电图案化层上，其中所述阻焊图案化层包括第一部分，所述第一部分覆盖所述裸片安装区域的角落区域。
在本申请的一些实施例中，半导体封装结构中的所述多个导电迹线包括第二导电迹线，所述第二导电迹线从所述阻焊图案化层的所述第一部分暴露。
在本申请的部分实施例中，半导体封装结构中的所述多个导电迹线中的所述第二导电迹线通过铜柱凸块连接到所述裸片。
在本申请的一些实施例中，半导体封装结构中的基板进一步包括围绕所述裸片安装区域的外围区域，且所述外围区域包括内侧部分和外侧部分；其中所述外围区域的所述内侧部分在所述外围区域的所述外侧部分和所述裸片安装区域之间，且其中所述阻焊图案化层具有第二部分，所述第二部分覆盖所述外围区域的所述外侧部分，且其中所述外围区域的所述内侧部分不被所述阻焊图案化层覆盖。
在本申请的部分实施例中，半导体封装结构中在所述外围区域的所述内侧部分上的所述导电图案化层与所述底部填充材料接触。
在本申请的一些实施例中，半导体封装结构中的所述阻焊图案化层的所述第一部分为三角形。
在本申请的部分实施例中，半导体封装结构中的所述阻焊图案化层的所述第一部分中的每一者的侧边长度是在所述裸片的所述侧边长度的10％至20％的范围内。
在本申请的一些实施例中，半导体封装结构中的所述多个导电迹线中的所述第一导电迹线通过铜柱凸块连接到所述裸片。
附图说明
在下文中将简要地说明为了描述本申请实施例或现有技术所必要的附图以便于描述本申请实施例。显而易见地，下文描述中的附图仅只是本申请中的部分实施例。对本领域技术人员而言，在不需要创造性劳动的前提下，依然可根据这些附图中所例示的结构来获得其他实施例的附图。
图1A和1B为本申请的一些比较例的半导体封装结构的俯视透视结构示意图。
图1C为图1B中的半导体封装结构的部分截面结构示意图。
图2为本申请的一些实施例的半导体封装结构的俯视透视结构示意图。
图3为本申请的图2中的A处(虚线框部分)的放大结构示意图。
图4为本申请的一些实施例的半导体封装结构的结构示意图。
图5和图6为本申请的一些实施例的半导体封装结构的部分截面结构示意图。
具体实施方式
本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应被解释为对本申请的限制。
整个说明书中对“一些实施例”、“部分实施例”、“一个实施例”、“另一举例”、“举例”、“具体举例”或“部分举例”的引用，其所代表的意思是在本申请中的至少一个实施例或举例包含了该实施例或举例中所描述的特定特征、结构或特性。因此，在整个说明书中的各处所出现的描述，例如：“在一些实施例中”、“在实施例中”、“在一个实施例中”、“在另一个举例中”，“在一个举例中”、“在特定举例中”或“举例“，其不必然是引用本申请中的相同的实施例或示例。
如本文中所使用，空间相对术语，例如，“之下”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”及类似者可在本文中用于描述的简易以描述如图中所说明的一个组件或特征与另一组件或特征的关系。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到另一组件，或可存在中间组件。
除非另外规定，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”、“向下”等等的空间描述是相对于图中所示的定向来指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其前提是本申请的实施例的优点是不会因此类布置而有偏差。
如本文中所使用，术语“约”、“大体上”、“实质上”用以描述及说明小的变化。当与事件或情形结合使用时，术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于数值的±10％的变化范围，例如小于或等于±5％、小于或等于±0.5％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于值的平均值的±10％，那么可认为两个数值“大体上”相同。
再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
在本申请中，除非经特别指定或限定之外，“设置”、“连接”、“耦合”、“固定”以及与其类似的用词在使用上是广泛地，而且本领域技术人员可根据具体的情况以理解上述的用词可是，比如，固定连接、可拆式连接或集成连接；其也可是机械式连接或电连接；其也可是直接连接或通过中介结构的间接连接；也可是两个组件的内部通讯。
图1A为本申请的一些比较例的半导体封装结构10A的俯视透视结构示意图。如图1A所示，半导体封装结构10A包括基板101、裸片102以及阻焊图案化层103。其中，基板101包括裸片安装区域和围绕裸片或裸片安装区域的外围区域，裸片安装区域即裸片102安装于基板101上且位于裸片102下方的区域，在基板101的该裸片安装区域覆盖有阻焊图案化层103，即，全覆盖阻焊设计(full-coverage solder resist design)的方式。
此外，基板101的外围区域包括外侧部分101a和内侧部分101b。其中外侧部分101a上也覆盖有阻焊图案化层，而内侧部分101b并没有覆盖阻焊图案化层而是直接暴露导电图案化层，在内侧部分101b暴露的导电图案化层(未标识)可以用于，例如，执行CUF分配。对于在裸片安装区域形成全覆盖的阻焊图案化层103，由于阻焊剂与CUF材料之间具有较好的黏性，可以保持裸片102和基板101之间结构稳定性和可靠性。
然而，采用全覆盖阻焊设计的方式，会导致CUF分配时不好的流动性，这样会容易在裸片102的中心区域产生气泡，这会影响半导体封装结构的质量和良率。
图1B为本申请的一些比较例的半导体封装结构10B的俯视透视结构示意图。图1C为图1B的半导体封装结构10B的部分截面结构示意图。如图1C所示，基板101上具有导电图案化层104和阻焊图案化层105。虚线L12和L13之间的区域即为裸片安装区域，裸片102安装在该裸片安装区域上，阻焊图案化层105并没有形成或覆盖在该裸片安装区域内，即，图1B和1C中的半导体封装结构10B采用的是全开口阻焊设计(full-opened solder resistdesign)。虚线L11和L12之间的区域为基板101的外围区域的内侧部分101b，阻焊图案化层105覆盖在外围区域的外侧部分101a上，即，阻焊图案化层105覆盖外围区域的基板101上的一部分和导电图案化层104的一部分部分上，而并没有覆盖在内侧部分101b上。内侧部分101b暴露的导电图案化层104的一部分作用在于用于CUF分配，以形成CUF层106。
实际上，图1B和1C的半导体封装结构10B的实施方式与图1A中的半导体封装结构10A的实施方式相比，区别仅仅在于：图1B和1C中的半导体封装结构10B在基板101的裸片安装区域中没有阻焊图案化层103。
与图1A中的实施方式相比，图1B和1C中的实施方式的全开口阻焊设计可以提高CUF分配的流动性，然而形成的CUF层106和基板101上的位于裸片102下方的导电图案化层104的黏性会变差，变差的黏性会导致半导体封装结构10B在可靠性测试时可能引起裸片102的角落部分脱层。
图2为本申请的一些实施例的半导体封装结构20的俯视透视结构示意图。图3为图2中的A处(虚线框部分)的放大结构示意图。图4为本申请的一些实施例的半导体封装结构20的结构示意图。图5和图6为本申请的一些实施例的半导体封装结构20的部分截面结构示意图。
如图2-6所示，半导体封装结构20包括基板201、裸片202、底部填充材料207、导电图案化层204以及阻焊图案化层。基板201上具有裸片安装区域。导电图案化层204形成于基板201上且具有多个导电迹线，多个导电迹线包括第一导电迹线204A。裸片202安置于基板201的该裸片安装区域上且电连接到第一导电迹线204A。底部填充材料207填充于基板201与裸片202之间。阻焊图案化层形成于基板201和导电图案化层204上，阻焊图案化层包括第一部分203A、203B、203C和203D，该第一部分覆盖裸片安装区域的角落部分。
通过将阻焊图案化层形成于裸片安装区域(即裸片202下的基板201的部分)的角落部分，既可以有效增加CUF分配的流动性，避免在裸片202与基板201的中心区域产生束缚的气泡，也有效提高了形成的CUF层207与裸片201之间的粘性，特别是避免裸片201的角落处产生脱层，从而提高了裸片202与基板201之间的结构稳定性和可靠性。
在本申请的一些实施例中，如图6所示，多个导电迹线包括第二导电迹线204B，第二导电迹线204B从阻焊图案化层的第一部分203A、203B、203C和/或203D暴露，第二导电迹线204B可通过铜柱凸块208电连接到裸片202，以形成裸片202和基板201之间的BOT互连结构。在本申请的一些实施例中，如图5和6所示，第一导电迹线204A通过铜柱凸块208连接到裸片202，以形成裸片202和基板201之间的BOT互连结构。其中，第一导电迹线204A是基板201上不属于从阻焊图案化层的第一部分203A、203B、203C和203D的区域中暴露的导电迹线。例如，第一导电迹线204A可以是位于基板201与裸片202连接的中心区域的导电迹线。在本申请的一些实施例中，铜柱凸块208也可以为用于BOT技术中的其他金属或金属合金的凸块。
在本申请的一些实施例中，该半导体封装结构20可以是具有双倍数据速率(Double Data Rate；DDR)或绘图用双倍数据传输率(Graphics DDR；GDDR)的动态随机存取存储器(Dynamic Random Access Memory；DRAM)裸片的封装结构，其使用芯片直接贴装(Direct chip attach；DCA)的技术且具有BOT互连结构。
在本申请的一些实施例中，基板201包括外围区域。该外围区域即基板201上围绕裸片202的区域或裸片安装区域之外的区域，如图5和6所示，该裸片安装区域为虚线L22和L23之间的区域，该外围区域为基板201上位于虚线L22和虚线L23之外的区域。在本申请的一些实施例中，如图5和6所示，外围区域包括外侧部分201a和内侧部分201b，其中基板201上位于虚线L21和L22之间的部分以及位于虚线L23和虚线L24之间的部分即为内侧部分210b，而基板201上位于虚线L21和L24之外的部分即为外侧部分210a。内侧部分201b位于外侧部分201a与裸片安装区域之间。在本申请的一些实施例中，阻焊图案化层具有第二部分2031，阻焊图案化层的第二部分2031覆盖在外围区域的外侧部分201a的导电图案化层204和基板201上。基板201的外围区域的的内侧部分201b的导电图案化层204不被阻焊图案化层覆盖，而是直接与形成的CUF层207接触。
在本申请的一些实施例中，裸片202的形状为四边形，裸片安装区域为裸片202正投影到基板201上的区域。在本申请的一些实施例中，阻焊图案化层的第一部分203A、203B、203C和203D，即角落区域，分别为三角形。在本申请的一些实施例中，如图4所示，阻焊图案化层的第一部分203A、203B、203C和203D中的每一者的侧边长度D2是裸片202的侧边长度D1的10％至20％，例如约10％、约12％、约14％、约16％、约18％或20％。在本申请的一些实施例中，阻焊图案化层的第一部分中的区域203A、区域203B、区域203C和区域203D的侧边长度可以相同，也可以不同，具体根据实际情况进行选择。在本申请的一些实施例中，阻焊图案化层的第一部分中的区域203A、区域203B、区域203C和区域203D的每一个三角形区域的相邻两边的长度可以相同，也可以不同，具体根据实际情况进行选择。在本申请的一些实施例中，在执行CUF分配时，可以沿裸片202的一个侧边所在的方向执行CUF分配，以形成CUF层207。
在本申请的一些实施例中，导电图案化层204的材质可以为铜、铜的合金或其它现有的用于半导体封装中的导电金属。在本申请的一些实施例中，阻焊图案化层的材质可以为绿漆或其它现有的惯用材质。
需要说明的是，图5和图6中所展示的截面结构示意图是针对阻焊图案化层的第一部分的三角形区域203A和203B的截面的示例性结构示意图。本申请的实施例中的半导体封装结构20所描述的特征，可以通过在针对阻焊图案化层的第一部分203A、203B、203C和203D中任意两者的截面结构示意图获得展示和支持，这里不再一一赘述。
本申请的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本申请的教示及揭示而作种种不背离本申请精神的替换及修饰。因此，本申请的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本申请的替换及修饰，并为本申请的权利要求书所涵盖。

Claims (8)

1.一种半导体封装结构，其特征在于，其包括：
基板，其具有裸片安装区域；
导电图案化层，其形成于所述基板上且具有多个导电迹线，其中所述多个导电迹线包括第一导电迹线；
裸片，其安置于所述基板的所述裸片安装区域上且电连接到所述第一导电迹线；
底部填充材料，其填充于所述基板和所述裸片之间；以及
阻焊图案化层，其形成于所述基板和所述导电图案化层上，其中所述阻焊图案化层包括第一部分，所述第一部分覆盖所述裸片安装区域的角落区域。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述多个导电迹线包括第二导电迹线，所述第二导电迹线从所述阻焊图案化层的所述第一部分暴露。
3.根据权利要求2所述的半导体封装结构，其特征在于，所述多个导电迹线中的所述第二导电迹线通过铜柱凸块连接到所述裸片。
4.根据权利要求1所述的半导体封装结构，其特征在于，所述基板进一步包括围绕所述裸片安装区域的外围区域，且所述外围区域包括内侧部分和外侧部分；
其中所述外围区域的所述内侧部分在所述外围区域的所述外侧部分和所述裸片安装区域之间，且其中所述阻焊图案化层具有第二部分，所述第二部分覆盖所述外围区域的所述外侧部分，且其中所述外围区域的所述内侧部分不被所述阻焊图案化层覆盖。
5.根据权利要求4所述的半导体封装结构，其特征在于，在所述外围区域的所述内侧部分上的所述导电图案化层与所述底部填充材料接触。
6.根据权利要求1所述的半导体封装结构，其特征在于，所述阻焊图案化层的所述第一部分为三角形。
7.根据权利要求1所述的半导体封装结构，其特征在于，所述阻焊图案化层的所述第一部分中的每一者的侧边长度是在所述裸片的侧边长度的10％至20％的范围内。
8.根据权利要求1所述的半导体封装结构，其特征在于，所述多个导电迹线中的所述第一导电迹线通过铜柱凸块连接到所述裸片。
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