CN215264805U - 一种基于fpga的信号实时处理和数据存储装置 - Google Patents

Abstract

本实用新型公开了一种基于FPGA的信号实时处理和数据存储装置，应用于对机械故障监测的数据存储和处理，属于FPGA应用技术领域；所述装置包括FPGA芯片，所述FPGA芯片上连接有基本运行电路，基本运行电路包括电源、JTAG接口和Flash芯片；所述FPGA芯片的前端连接具有八位位宽输出的数字信号输出设备，FPGA芯片的后端连接外部支持SPI协议的微处理器；所述FPGA芯片的内部包括PLL分频模块、时域特征计算模块以及数据缓存与读写接口模块。本实用新型解决了数据采集过程中的数据实时处理和信号采集的问题，且基于FPGA芯片的设计电路可实现并行化处理，具有数据的实时处理和存储功能，能够实现数据的智能采集。

Description

一种基于FPGA的信号实时处理和数据存储装置

技术领域

本实用新型涉及一种基于FPGA的数据处理装置，具体涉及一种基于FPGA的信号实时处理和数据存储装置，属于FPGA应用技术领域。

背景技术

在工业应用中常常通过各种采集设备采集机械设备的运行数据，机械设备的振动信号往往能体现出设备的运转状况，对振动信号的分析处理可以实现对机械设备运行状态的诊断。对信号进行采集后进行信号的处理，把一些自然中变化的模拟量转换成方便处理的数字数据以便于对机械故障进行分析和判断。

常见的采集设备是基于ARM和DSP芯片的采集设备，这些设备采用的芯片对数据的处理是通过程序语言顺序执行的，通过读指令、取指令、执行指令循环执行，程序执行有一定的运行速度，当采样频率过高或者数据量过大时就无法处理全部数据。在设计结构上一般将信号经过AD转换后由后端处理芯片直接存储，而常规的处理芯片通常只具有单一的数据采集功能，而缺少对数据的进一步处理。

实用新型内容

本实用新型的目的是：克服现有采集设备中存在的仅具有单一采集功能，或在数据采集过程中数据处理效率低，当采样频率过高或者数据量过大时无法处理全部数据的问题，提供一种基于FPGA的信号实时处理和数据存储装置，解决数据采集过程中的数据实时处理和信号采集的问题，且基于FPGA芯片的设计电路可实现并行化处理，即使在较低的运行频率下也可以实现较高的数据吞吐量，实现信号的高速处理。

为实现上述目的，本实用新型采用了以下技术方案：一种基于FPGA的信号实时处理和数据存储装置，包括FPGA芯片，所述FPGA芯片上连接有基本运行电路，基本运行电路包括电源、JTAG接口和Flash芯片；所述FPGA芯片的前端连接具有八位位宽输出的数字信号输出设备，FPGA芯片的后端连接外部支持SPI协议的微处理器；所述FPGA芯片的内部包括PLL分频模块、时域特征计算模块以及数据缓存与读写接口模块；所述PLL分频模块由锁相环PLL输出的多个时钟信号连接多路选择器MUX组成，锁相环PLL的输入端连接FPGA芯片的外部时钟输入CLK引脚接收时钟基准；所述时域特征计算模块由寄存器缓存模块和或门输入电路以及两者之间并联的多个指标计算电路连接组成，多个指标计算电路包括由峭度指标、脉冲指标和裕度指标分别与其后的比较器串联组成的三个数字计算电路，寄存器缓存模块的输入端连接FPGA芯片的外部输入数据DATA引脚；所述数据缓存与读写接口模块由异步缓存器FIFO与其输入端连接的写控制模块以及输出端连接的读模块和SPI读写模块组成，写控制模块分别与多路选择器MUX、外部输入数据DATA引脚和或门输出电路连接，SPI读写模块分别连接读模块和SPI总线接口。

所述具有八位位宽输出的数字信号输出设备采用A/D转换芯片，A/D转换芯片的输出端连接在FPGA芯片的外部数字信号输入D[7：0]引脚上传输输入数字信号，FPGA芯片的时钟输出OCLK引脚分别连接多路选择器MUX输出端输出采样时钟以及连接A/D转换芯片控制AD采样频率，A/D转换芯片通过连接外部输入数据DATA引脚为寄存器缓存模块提供数字数据输入。

所述外部支持SPI协议的微处理器通过SPI总线连接在FPGA芯片SPI总线接口的片选信号CS引脚、同步时钟SCK引脚、主输出从输入MOSI引脚和主输入从输出MISO引脚上传输输出数据，FPGA芯片的采样频率控制FC端口分别连接多路选择器MUX控制频率的选择以及连接微处理器设置端口输入数值，FPGA芯片的时域特征阈值输入TH端口分别连接三个时域特征计算模块中的比较器作为阈值的输入以及连接微处理器接收输入的阈值，FPGA芯片的写使能输入WR_EN引脚分别连接写控制模块控制异步缓存器FIFO的写入数据和微处理器接收写控制信号。

所述FPGA芯片通过SPI总线连接微处理器传输异步缓存器FIFO中的缓存数据；输出到微处理器的信号还包括通过峭度指标KI引脚、脉冲指标II引脚和裕度指标MI引脚连接微处理器输出的超标指示高电平信号，通过写满信号WF引脚连接微处理器输出的写满高电平信号，以及通过读空信号RE引脚连接微处理器输出的读空高电平信号。

所述FPGA芯片设置一个，一个FPGA芯片与前端连接的一个数字信号输出设备共同连接在外部支持SPI协议的处理器上组成单通道采集装置。

所述FPGA芯片至少设置两个，每个FPGA芯片的前端均对应连接一个数字信号输出设备，多个FPGA芯片与前端串联的多个数字信号输出设备共同并联在外部支持SPI协议的处理器上组成多通道采集装置。

多个所述FPGA芯片与外部支持SPI协议的处理器通过SPI总线接口连接，并通过FPGA芯片的序号对每个FPGA芯片的片选信号CS引脚对应进行标号，外部支持SPI协议的处理器通过对片选信号CS引脚输入低电平选择通讯相应的FPGA芯片。

所述基本运行电路中的电源为FPGA芯片供电，JTAG接口通过标准的四线连接FPGA芯片作为下载配置文件的接口，Flash芯片通过标准的四线连接FPGA芯片作为保存或加载配置数据的存储器。

本实用新型的有益效果是：

1）本实用新型解决了现有采集设备中存在的仅具有单一采集功能，或在数据采集过程中数据处理效率低，当采样频率过高或者数据量过大时无法处理全部数据的问题，与ARM、DSP芯片采集设备的程序语言顺序执行设计相比基于FPGA芯片的设计电路可实现并行化处理，即使在较低的运行频率下也可以实现较高的数据吞吐量，实现较高的数据处理速度，具有低延时的特性。

2）本实用新型采用异步缓存器FIFO存储数据，可以实现读写以不同的速率进行，当采集速率过高时，可将采集数据缓存到异步缓存器FIFO中，异步缓存器FIFO不仅支持高速信号的采集和处理，也降低了对后端处理器的性能要求，即使处理器读取速度过慢，也可以实现高速信号的采集。

3）本实用新型相对于只有数据采集功能的采集设备，新增了对信号的实时处理功能，可以对信号的时域特征计算有选择的对采集信号进行存储。

4）本实用新型装置的数据传输接口采用SPI接口，具有传输稳定、速率高的优点，不仅可以使用单通道数据采集，也可以采用多片芯片配合主设备实现多通道数据采集。

附图说明

图1为本实用新型装置的内部结构示意图；

图2为本实用新型装置的基本运行电路图；

图3为本实用新型组成的单通道采集装置的原理框图；

图4为本实用新型组成的多通道采集装置的原理框图；

图5为本实用新型装置的数字系统端口示意图。

图5中各端口表示为：1-外部时钟输入CLK引脚，2-复位输入REST引脚，3-写使能输入WR_EN引脚，4-外部数字信号输入D[7：0]引脚，5-时域特征阈值输入TH端口，6-采样频率控制FC端口，7-片选信号CS引脚，8-同步时钟SCK引脚，9-主输出从输入MOSI引脚，10-主输入从输出MISO引脚，11-时钟输出OCLK引脚，12-峭度指标KI引脚，13-脉冲指标II引脚，14-裕度指标MI引脚，15-写满信号WF引脚，16-读空信号RE引脚。

具体实施方式

下面结合附图和具体实施例对本实用新型作进一步的解释说明。

实施例：如图1-5所示，本实用新型提供的一种基于FPGA的信号实时处理和数据存储装置，包括FPGA芯片，FPGA芯片上连接有基本运行电路，基本运行电路包括电源、JTAG接口和Flash芯片；其中FPGA芯片的型号选用EP4CE10F17C8，FPGA芯片的前端连接具有八位位宽输出的数字信号输出设备，具有八位位宽输出的数字信号输出设备可采用A/D转换芯片，A/D转换芯片的型号选用AD9280；FPGA芯片的后端连接外部支持SPI协议的微处理器，外部支持SPI协议的处理器可采用微处理器，微处理器的型号选用STM32F103ZET6。

如图2所示，首先需要配置基本运行电路才能使FPGA芯片正常工作，基本运行电路中的电源为FPGA芯片供电，JTAG接口通过标准的四线连接FPGA芯片作为下载配置文件的接口，Flash芯片通过标准的四线连接FPGA芯片作为保存或加载配置数据的存储器。

数字系统的输入输出端口如图5所示，端口1为外部时钟输入CLK引脚，为系统提供时钟基准；端口2为复位输入REST引脚，低电平有效；端口3写使能输入WR_EN引脚，高电平有效，当端口3输入为高电平时开始往异步缓存器FIFO中写入数据；端口4为外部数字信号输入D[7：0]引脚，共有D0~D7共八个输入引脚；端口5为时域特征阈值输入TH端口，包括时域特征阈值12位输入，最高位在前，其中TH11~TH8为峭度指标阈值输入引脚，TH7~TH4为脉冲指标阈值输入引脚，TH3~TH0为裕度指标阈值输入引脚；端口6为采样频率控制FC端口，共有2个输入引脚FC0~FC1，不同取值对应4种不同的采样频率；端口7~10为SPI总线接口，负责与外部设备数据传输；端口11为时钟输出OCLK引脚，可控制外部A/D转换芯片的采样频率；端口12-14分别为峭度指标、脉冲指标和裕度指标的超标指示引脚，若大于等于设定阈值则输出高电平；端口15为写满信号WF引脚，当异步缓存器FIFO写满时置为高电平；端口16为读空信号RE引脚，当异步缓存器FIFO读空时置为高电平。

装置的内部结构示意图如图1所示，FPGA芯片的内部包括三个模块，分别为PLL分频模块、时域特征计算模块以及数据缓存与读写接口模块。

PLL分频模块用来产生采样时钟，控制采样频率；PLL分频模块由锁相环PLL输出的多个时钟信号连接多路选择器MUX组成，锁相环PLL的输入端连接FPGA芯片的外部时钟输入CLK引脚接收时钟基准。外部时钟由外部晶振提供，经过锁相环PLL分频输出为四种不同频率，输出频率大小由外部时钟输入CLK的频率和分频系数决定，由锁相环PLL产生的分频经过四选一多路选择器MUX提供给其它模块作为时钟参考；频率的选择由FC0~FC1决定，FC取00、01、10、11时分别对应着频率1、频率2、频率3、频率4。

时域特征计算模块由寄存器缓存模块和或门输入电路以及两者之间并联的多个指标计算电路连接组成，多个指标计算电路包括由峭度指标、脉冲指标和裕度指标分别与其后的比较器串联组成的三个数字计算电路，寄存器缓存模块的输入端连接FPGA芯片的外部输入数据DATA引脚。外部输入数据DATA经过寄存器缓存16个采样点数据，16个连续时域采样点数据作为输入，经过设计的多个指标计算电路得到峭度指标、脉冲指标和裕度指标；计算得到的峭度指标、脉冲指标和裕度指标分别与外部输入阈值TH[11:8]、TH[7:4]和TH[3:0]相比较，若大于等于阈值，比较器输出高电平，三个比较结果作为输入连接到或门，若有一个指标超标则或门输出为高电平。

数据缓存与读写接口模块由一个异步缓存器FIFO来实现数据的缓存，可以以不同的速率进行读和写；数据缓存与读写接口模块由异步缓存器FIFO与其输入端连接的写控制模块以及输出端连接的读模块和SPI读写模块组成，写控制模块分别与多路选择器MUX、外部输入数据DATA引脚和或门输出电路连接，SPI读写模块分别连接读模块和SPI总线接口。写控制模块由PLL分频模块提供写时钟，由或门输出信号和写使能输入WR_EN信号控制写入；读控制模块由SPI读写模块提供的信号进行读取，每传输完一个数据对异步缓存器FIFO读取一次，SPI读写模块负责与外部支持SPI协议的设备进行数据传输，SPI总线接口设置为从设备，使用SPI传输模式3，即设置CPHA=1、CPOL=1。

单通道采集时：如图3所示，FPGA芯片设置一个，一个FPGA芯片与前端连接的一个数字信号输出设备共同连接在外部支持SPI协议的处理器上组成单通道采集装置。

FPGA芯片前端可连接具有八位数字信号输出的A/D转换芯片，A/D转换芯片的输出端连接在FPGA芯片的八位外部数字信号输入D[7：0]引脚上传输输入数字信号，FPGA芯片的时钟输出OCLK引脚分别连接多路选择器MUX输出端输出采样时钟以及连接A/D转换芯片控制AD采样频率，A/D转换芯片通过连接外部输入数据DATA引脚为寄存器缓存模块提供数字数据输入。

微处理器通过SPI总线连接在FPGA芯片SPI总线接口的片选信号CS引脚、同步时钟SCK引脚、主输出从输入MOSI引脚和主输入从输出MISO引脚上传输输出数据，FPGA芯片的采样频率控制FC端口分别连接多路选择器MUX控制频率的选择以及连接微处理器设置端口输入数值，FPGA芯片的时域特征阈值输入TH端口分别连接三个时域特征计算模块中的比较器作为阈值的输入以及连接微处理器接收输入的阈值，FPGA芯片的写使能输入WR_EN引脚分别连接写控制模块控制异步缓存器FIFO的写入数据和微处理器接收写控制信号。

FPGA芯片通过SPI总线连接微处理器传输异步缓存器FIFO中的缓存数据；输出到微处理器的信号还包括通过峭度指标KI引脚、脉冲指标II引脚和裕度指标MI引脚连接微处理器输出的超标指示高电平信号，通过写满信号WF引脚连接微处理器输出的写满高电平信号，以及通过读空信号RE引脚连接微处理器输出的读空高电平信号。

多通道采集时：如图4所示，采用SPI总线接口，因此还支持多设备作为从设备接入主设备实现多通道采集；FPGA芯片至少设置两个，每个FPGA芯片的前端均对应连接一个数字信号输出设备，多个FPGA芯片与前端串联的多个数字信号输出设备共同并联在外部支持SPI协议的处理器上组成多通道采集装置。

在多通道采集时，FPGA芯片与前端设备的连接方式与单通道采集一致，不同的是FPGA芯片与微处理器之间的连接，需要多个FPGA芯片与微处理器连接。

多个FPGA芯片与外部支持SPI协议的处理器通过SPI总线接口连接，并通过FPGA芯片的序号对每个FPGA芯片的片选信号CS引脚对应进行标号，外部支持SPI协议的处理器通过对片选信号CS引脚输入低电平选择通讯相应的FPGA芯片；微处理器通过对需要操作的FPGA芯片的片选信号CS管脚写入低电平实现对从设备的选中，先选中FPGA芯片1，读FPGA芯片1，再选中FPGA芯片2，读FPGA芯片2，依次选中读取多个FPGA芯片即可实现多通道数据的采集。

相对于只有数据采集功能的采集设备，FPGA芯片内新增了对信号的实时处理功能，可以通过对信号的时域特征计算有选择的对采集信号进行存储。异步缓存器FIFO存储数据，可以实现读写以不同的速率进行，当采集速率过高时，可将采集数据缓存到异步缓存器FIFO中，异步缓存器FIFO不仅支持高速信号的采集和处理，也降低了对后端处理器的性能要求，即使处理器读取速度过慢，也可以实现高速信号的采集。

装置的数据传输接口采用SPI接口，具有传输稳定、速率高的优点，不仅可以使用单通道数据采集，也可以采用多片芯片配合主设备实现多通道数据采集。

本实用新型解决了现有采集设备中存在的仅具有单一采集功能，或在数据采集过程中数据处理效率低，当采样频率过高或者数据量过大时无法处理全部数据的问题，与ARM、DSP芯片采集设备的程序语言顺序执行设计相比基于FPGA芯片的设计电路可实现并行化处理，即使在较低的运行频率下也可以实现较高的数据吞吐量，实现较高的数据处理速度，具有低延时的特性。

以上所述，仅用以说明本实用新型的技术方案而非限制，本领域普通技术人员对本实用新型的技术方案所做的其他修改或者等同替换，只要不脱离本实用新型技术方案的精神和范围，均应涵盖在本实用新型的权利要求范围当中。

Claims (8)

1.一种基于FPGA的信号实时处理和数据存储装置，其特征在于：包括FPGA芯片，所述FPGA芯片上连接有基本运行电路，基本运行电路包括电源、JTAG接口和Flash芯片；所述FPGA芯片的前端连接具有八位位宽输出的数字信号输出设备，FPGA芯片的后端连接外部支持SPI协议的微处理器；

所述FPGA芯片的内部包括PLL分频模块、时域特征计算模块以及数据缓存与读写接口模块；所述PLL分频模块由锁相环PLL输出的多个时钟信号连接多路选择器MUX组成，锁相环PLL的输入端连接FPGA芯片的外部时钟输入CLK引脚接收时钟基准；所述时域特征计算模块由寄存器缓存模块和或门输入电路以及两者之间并联的多个指标计算电路连接组成，多个指标计算电路包括由峭度指标、脉冲指标和裕度指标分别与其后的比较器串联组成的三个数字计算电路，寄存器缓存模块的输入端连接FPGA芯片的外部输入数据DATA引脚；所述数据缓存与读写接口模块由异步缓存器FIFO与其输入端连接的写控制模块以及输出端连接的读模块和SPI读写模块组成，写控制模块分别与多路选择器MUX、外部输入数据DATA引脚和或门输出电路连接，SPI读写模块分别连接读模块和SPI总线接口。

2.根据权利要求1所述的一种基于FPGA的信号实时处理和数据存储装置，其特征在于：所述具有八位位宽输出的数字信号输出设备采用A/D转换芯片，A/D转换芯片的输出端连接在FPGA芯片的外部数字信号输入D[7：0]引脚上传输输入数字信号，FPGA芯片的时钟输出OCLK引脚分别连接多路选择器MUX输出端输出采样时钟以及连接A/D转换芯片控制AD采样频率，A/D转换芯片通过连接外部输入数据DATA引脚为寄存器缓存模块提供数字数据输入。

3.根据权利要求1所述的一种基于FPGA的信号实时处理和数据存储装置，其特征在于：所述外部支持SPI协议的微处理器通过SPI总线连接在FPGA芯片SPI总线接口的片选信号CS引脚、同步时钟SCK引脚、主输出从输入MOSI引脚和主输入从输出MISO引脚上传输输出数据，FPGA芯片的采样频率控制FC端口分别连接多路选择器MUX控制频率的选择以及连接微处理器设置端口输入数值，FPGA芯片的时域特征阈值输入TH端口分别连接三个时域特征计算模块中的比较器作为阈值的输入以及连接微处理器接收输入的阈值，FPGA芯片的写使能输入WR_EN引脚分别连接写控制模块控制异步缓存器FIFO的写入数据和微处理器接收写控制信号。

4.根据权利要求3所述的一种基于FPGA的信号实时处理和数据存储装置，其特征在于：所述FPGA芯片通过SPI总线连接微处理器传输异步缓存器FIFO中的缓存数据；输出到微处理器的信号还包括通过峭度指标KI引脚、脉冲指标II引脚和裕度指标MI引脚连接微处理器输出的超标指示高电平信号，通过写满信号WF引脚连接微处理器输出的写满高电平信号，以及通过读空信号RE引脚连接微处理器输出的读空高电平信号。

5.根据权利要求1-4中任一所述的一种基于FPGA的信号实时处理和数据存储装置，其特征在于：所述FPGA芯片设置一个，一个FPGA芯片与前端连接的一个数字信号输出设备共同连接在外部支持SPI协议的处理器上组成单通道采集装置。

6.根据权利要求1-4中任一所述的一种基于FPGA的信号实时处理和数据存储装置，其特征在于：所述FPGA芯片至少设置两个，每个FPGA芯片的前端均对应连接一个数字信号输出设备，多个FPGA芯片与前端串联的多个数字信号输出设备共同并联在外部支持SPI协议的处理器上组成多通道采集装置。

7.根据权利要求6所述的一种基于FPGA的信号实时处理和数据存储装置，其特征在于：多个所述FPGA芯片与外部支持SPI协议的处理器通过SPI总线接口连接，并通过FPGA芯片的序号对每个FPGA芯片的片选信号CS引脚对应进行标号，外部支持SPI协议的处理器通过对片选信号CS引脚输入低电平选择通讯相应的FPGA芯片。

8.根据权利要求1所述的一种基于FPGA的信号实时处理和数据存储装置，其特征在于：所述基本运行电路中的电源为FPGA芯片供电，JTAG接口通过标准的四线连接FPGA芯片作为下载配置文件的接口，Flash芯片通过标准的四线连接FPGA芯片作为保存或加载配置数据的存储器。

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