CN215067803U - 一种数字信号采集处理系统 - Google Patents
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Abstract
本实用新型提供了一种数字采集处理系统，包括控制模块以及分别与控制模块连接多通道信号采集模块、时钟转换模块、接口模块、储存模块、晶振模块、电源模块、收发一体光模块以及光纤收发器，多通道信号采集模块包括多个变压器以及多个模数转换器，两个所述变压器的输出端连接一个所述模数转换器的输入端，模数转换器的输出端连接控制模块，时钟转换模块为时钟转换器，时钟转换器分别与控制模块以及模数转换器连接，接口模块分别为多通道信号采集模块、时钟转换模块以及控制模块提供接口；本实用新型可以同步采集多路中频信号，并对多路中频信号数字化预处理，支持自定义逻辑开发，接口简单、实用性强。
Description
技术领域
本实用新型涉及射频信号采集技术领域，具体而言，涉及一种数字信号采集处理系统。
背景技术
多通道的同步采集处理卡系统主要应用于阵列信号处理、多通道无线电监测测向系统、通信雷达测试仪器等需要多路数据同步采集处理的场合，这些应用中要求采集处理板具有高速高精度的数据采集能力，能够同步采集多路输入信号，并进行高速数据处理和高速数据传输。
现有的采集板卡由1～2片ADC和FPGA芯片构建的，存在采样率低、采集精度不高的情况，且现有同步采集板卡，结构复杂，接口繁多，不方便使用。
实用新型内容
本实用新型的目的在于提供一种数字信号采集处理系统，其增设多个模数转换器，实现多通道同步采集，能够同步采集多路中频信号，并对多路中频信号数字化预处理，支持自定义逻辑开发，接口简单。
本实用新型的实施例通过以下技术方案实现：
一种数字信号采集处理系统，包括多通道信号采集模块、时钟转换模块、接口模块以及控制模块，所述控制模块分别与所述时钟转换模块、多通道信号采集模块以及接口模块连接，所述多通道信号采集模块包括多个变压器以及多个模数转换器，两个所述变压器的输出端连接一个所述模数转换器的输入端，所述模数转换器的输出端连接所述控制模块，所述时钟转换模块包括时钟转换器，所述时钟转换器分别与所述控制模块以及模数转换器连接。
优选地，所述接口模块包括多个中频输入接口、第一脉冲输入接口、第二脉冲输入正极接口、第二脉冲输入负极接口、时钟输入正极接口以及时钟输入负极接口，多个所述中频输入接口与多个所述变压器一一对应连接，所述第一脉冲输入接口、第二脉冲输入正极接口、第二脉冲输入负极接口、时钟输入正极接口以及时钟输入负极接口分别与所述时钟转换器连接。
优选地，所述控制模块包括FPGA芯片、第一电平转换电路以及MCU微处理器，所述时钟转换器、模数转换器分别与所述FPGA芯片连接，所述FPGA通过所述第一电平转换电路连接所述MCU微处理器，所述MCU微处理器还连接有第一下载口。
优选地，所述数字信号采集处理系统还包括收发一体光模块，所述收发一体光模块的一端与所述FPGA芯片连接，所述收发一体光模块的另一端还连接有光口。
优选地，所述数字信号采集处理系统还包括光纤收发器，所述光纤收发器的一端连接所述FPGA芯片，所述光纤收发器的另一端连接LAN接口。
优选地，所述数字信号采集处理系统还包括储存模块，所述储存模块与所述FPGA芯片连接，所述储存模块包括NOR FLASH储存器以及多个DDR3储存器。
优选地，所述数字信号采集处理系统还包括晶振模块，所述晶振模块包括第一晶振单元以及第二晶振单元，所述第一晶振单元包括第一晶振以及扇出缓冲器，所述第一晶振与所述扇出缓冲器的输入端连接，所述扇出缓冲器的输出端连接所述FPGA芯片，所述第二晶振单元包括第二晶振、第三晶振以及第四晶振。
优选地，所述数字信号采集处理系统还包括电源模块，所述电源模块与所述MCU微处理器连接，所述电源模块的另一端还连接有电源接口。
优选地，所述数字信号采集处理系统还包括第二电平转换电路，所述第二电平转换电路的一端连接所述FPGA芯片，所述第二电平转换电路的另一端连接有第二下载口。
优选地，所述FPGA芯片还连接有CTR通信接口。
本实用新型实施例的技术方案至少具有如下优点和有益效果：
本实用新型的多通道信号采集模块能够采集多个中频信号，并对中频信号进行数字化预处理，采用FPGA芯片，设置有第一下载口以及第二下载口，能够支持用户自定义逻辑开发；
本实用新型设计合理、结构简单，实用性强。
附图说明
图1为本实用新型实施例1提供的数字信号采集处理系统的结构示意图；
图2为本实用新型实施例2提供的多通道信号采集模块的结构示意图。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。
实施例1
如图1-2所示，一种数字信号采集处理系统，包括多通道信号采集模块、时钟转换模块、接口模块以及控制模块，所述控制模块分别与所述时钟转换模块、多通道信号采集模块以及接口模块连接，所述多通道信号采集模块包括多个变压器以及多个模数转换器，两个所述变压器的输出端连接一个所述模数转换器的输入端，所述模数转换器的输出端连接所述控制模块，所述时钟转换模块包括时钟转换器，所述时钟转换器分别与所述控制模块以及模数转换器连接。多通道信号采集模块用于采集多个中频信号，并对中频信号进行数字化处理，接口模块用于为多通道信号采集模块、时钟转换模块以及控制模块提供接口，控制模块用于控制调试多通道信号采集模块以及时钟控制模块，时钟转换模块用于接收脉冲输入信号，并向控制模块以及模数转换器输出时钟参考信号。具体的，在本实施例中，设有16个变压器与8个模数转换器。
所述接口模块包括多个中频输入接口、第一脉冲输入接口、第二脉冲输入正极接口、第二脉冲输入负极接口、时钟输入正极接口以及时钟输入负极接口，多个所述中频输入接口与多个所述变压器一一对应连接，所述第一脉冲输入接口、第二脉冲输入正极接口、第二脉冲输入负极接口、时钟输入正极接口以及时钟输入负极接口分别与所述时钟转换器连接。多路中频信号分别通过多个中频输入接口向多通道信号采集模块输入，相应的，在本实施例中，设有16个中频输入接口，第一脉冲输入接口用于向控制模块输入第一脉冲信号，时钟输入正极接口以及时钟输入负极接口用于向时钟转换器输入时钟信号，第二脉冲输入正极接口以及第二脉冲输入负极接口用于向时钟转换器输入与时钟信号同步的第二脉冲信号，时钟转换器用于向控制模块输入时钟参考信号以及分别向多个数模转换器输入同步的脉冲信号以及时钟参考信号。
所述控制模块包括FPGA芯片、第一电平转换电路以及MCU微处理器，所述时钟转换器、模数转换器分别与所述FPGA芯片连接，所述FPGA通过所述第一电平转换电路连接所述MCU微处理器，所述MCU微处理器还连接有第一下载口。第一电平转换电路用以使FPGA芯片与MCU微处理器的电平保持一致，第一下载口为单片机程序下载口。
所述数字信号采集处理系统还包括收发一体光模块，所述收发一体光模块的一端与所述FPGA芯片连接，所述收发一体光模块的另一端还连接有光口。收发一体光模块用于光纤传输，加快传输速度。
所述数字信号采集处理系统还包括光纤收发器，所述光纤收发器的一端连接所述FPGA芯片，所述光纤收发器的另一端连接LAN接口。LAN接口为千兆以太网接口，类型为RJ45型，用于网络传输。
所述数字信号采集处理系统还包括储存模块，所述储存模块与所述FPGA芯片连接，所述储存模块包括NOR FLASH储存器以及多个DDR3储存器。DDR3储存器以及NOR FLASH储存器均用于储存控制模块的控制指令以及运行数据。
所述数字信号采集处理系统还包括晶振模块，所述晶振模块包括第一晶振单元以及第二晶振单元，所述第一晶振单元包括第一晶振以及扇出缓冲器，所述第一晶振与所述扇出缓冲器的输入端连接，所述扇出缓冲器的输出端连接所述FPGA芯片，所述第二晶振单元包括第二晶振、第三晶振以及第四晶振。晶振模块为控制模块提供时钟信号，具体的，第一晶振单元用于为FPGA芯片处理的多路中频信号的时钟信号，第二晶振单元用于为FPGA芯片提供储存时钟信号、系统时钟信号以及SGMII时钟信号；具体的，第二晶振为125MHz，第三晶振为200MHz，第四晶振为100MHz。
所述数字信号采集处理系统还包括电源模块，所述电源模块与所述MCU微处理器连接，所述电源模块的另一端还连接有电源接口。电源模块为整个数字信号采集模块提供电源。
所述数字信号采集处理系统还包括第二电平转换电路，所述第二电平转换电路的一端连接所述FPGA芯片，所述第二电平转换电路的另一端连接有第二下载口。第二下载口为FPGA程序下载口，第二电平转换电路用于使PFGA芯片和与第二下载口连接的其他装置电平一致，保护电路。
所述FPGA芯片还连接有CTR通信接口。
所述数字信号采集处理系统还包括温度监控模块，温度监控模块与所述FPGA芯片连接，温度监控模块监控数字信号采集处理系统中各个模块的工作温度，使其正常工作。
以上仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (10)
1.一种数字信号采集处理系统，其特征在于，包括多通道信号采集模块、时钟转换模块、接口模块以及控制模块，所述控制模块分别与所述时钟转换模块、多通道信号采集模块以及接口模块连接，所述多通道信号采集模块包括多个变压器以及多个模数转换器，两个所述变压器的输出端连接一个所述模数转换器的输入端，所述模数转换器的输出端连接所述控制模块，所述时钟转换模块包括时钟转换器，所述时钟转换器分别与所述控制模块以及模数转换器连接。
2.根据权利要求1所述的一种数字信号采集处理系统，其特征在于，所述接口模块包括多个中频输入接口、第一脉冲输入接口、第二脉冲输入正极接口、第二脉冲输入负极接口、时钟输入正极接口以及时钟输入负极接口，多个所述中频输入接口与多个所述变压器一一对应连接，所述第一脉冲输入接口、第二脉冲输入正极接口、第二脉冲输入负极接口、时钟输入正极接口以及时钟输入负极接口分别与所述时钟转换器连接。
3.根据权利要求1所述的一种数字信号采集处理系统，其特征在于，所述控制模块包括FPGA芯片、第一电平转换电路以及MCU微处理器，所述时钟转换器、模数转换器分别与所述FPGA芯片连接，所述FPGA通过所述第一电平转换电路连接所述MCU微处理器，所述MCU微处理器还连接有第一下载口。
4.根据权利要求3所述的一种数字信号采集处理系统，其特征在于，还包括收发一体光模块，所述收发一体光模块的一端与所述FPGA芯片连接，所述收发一体光模块的另一端还连接有光口。
5.根据权利要求3所述的一种数字信号采集处理系统，其特征在于，还包括光纤收发器，所述光纤收发器的一端连接所述FPGA芯片，所述光纤收发器的另一端连接LAN接口。
6.根据权利要求3所述的一种数字信号采集处理系统，其特征在于，还包括储存模块，所述储存模块与所述FPGA芯片连接，所述储存模块包括NOR FLASH储存器以及多个DDR3储存器。
7.根据权利要求3所述的一种数字信号采集处理系统，其特征在于，还包括晶振模块，所述晶振模块包括第一晶振单元以及第二晶振单元，所述第一晶振单元包括第一晶振以及扇出缓冲器，所述第一晶振与所述扇出缓冲器的输入端连接，所述扇出缓冲器的输出端连接所述FPGA芯片，所述第二晶振单元包括第二晶振、第三晶振以及第四晶振。
8.根据权利要求3所述的一种数字信号采集处理系统，其特征在于，还包括电源模块，所述电源模块与所述MCU微处理器连接，所述电源模块的另一端还连接有电源接口。
9.根据权利要求3所述的一种数字信号采集处理系统，其特征在于，还包括第二电平转换电路，所述第二电平转换电路的一端连接所述FPGA芯片，所述第二电平转换电路的另一端连接有第二下载口。
10.根据权利要求3所述的一种数字信号采集处理系统，其特征在于，所述FPGA芯片还连接有CTR通信接口。
Priority Applications (1)
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|---|---|---|---|
| CN202121225225.9U CN215067803U (zh) | 2021-06-02 | 2021-06-02 | 一种数字信号采集处理系统 |
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| CN202121225225.9U Active CN215067803U (zh) | 2021-06-02 | 2021-06-02 | 一种数字信号采集处理系统 |
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2021
- 2021-06-02 CN CN202121225225.9U patent/CN215067803U/zh active Active
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