CN215008232U - 像素电路和电子装置 - Google Patents

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Abstract

本公开涉及像素电路和电子装置。该像素电路包括：集成电路，包括：互连结构，具有表面和与表面齐平的导电元件；绝缘层，在互连结构的表面上并且与互连结构的表面接触，绝缘层在第一方向上具有第一尺寸；开口，穿过绝缘层到导电元件；电极，与导电元件接触，电极在第一方向上具有第二尺寸，第二尺寸小于第一尺寸，电极位于导电元件和开口的侧壁上；以及感光膜，在开口中、在电极上以及在绝缘层上。通过该像素电路，能够将感光膜中分层或开裂的风险降低至零或几乎为零。

Description

像素电路和电子装置
技术领域
本公开总体上涉及光传感器，例如图像传感器，并且更具体地涉及光传感器的像素。
背景技术
已知光传感器包括由CMOS(互补金属氧化物半导体)技术制成的集成电路，置于集成电路上的互连结构以及置于该互连结构上的感光膜。感光膜是布置在集成电路(ABoveIntegrated Circuit)上方的堆叠的一部分，也就是说，ABIC类型的堆叠。膜被配置为以传感器的操作波长实现入射光子到电子-空穴对的转换。在这种传感器中，传感器的每个像素通常包括感光膜的一部分。
实用新型内容
需要解决已知光传感器的全部或部分缺点，特别是上述类型的已知光传感器。
一个实施例解决了已知光传感器的全部或部分缺点，特别是上述类型的已知光传感器。
根据本公开的一个方面，提供一种像素电路，该像素电路包括：
绝缘层，置于像素电路的集成电路的互连结构的表面上并与之接触，互连结构具有与上述表面齐平的导电元件；
穿过绝缘层至导电元件的开口；
仅覆盖开口的底部和侧壁的电极，电极与导电元件接触；以及
膜，该膜被配置为当处于像素电路的操作波长的射线到达像素电路时，将光子转换成电子-空穴对，所述膜填充开口并覆盖电极和绝缘层。
根据一个实施例，通过实现上述方法来获得像素电路。
根据一个实施例，膜包含胶体量子点。
根据一个实施例，电极比绝缘层薄，例如薄十倍，和/或膜比绝缘层厚，例如至少厚两倍。
根据一个实施例：
-膜的厚度包含在200nm和1μm之间，例如等于约500nm；和/ 或
-电极的厚度包含在5至100nm之间；和/或
-绝缘层的厚度包含在50nm和500nm之间，例如在50nm和300 nm之间，例如等于200nm。
根据一个实施例，像素电路包括置于膜上的另一电极，所述另一电极由对射线波长透明的材料制成。
一个实施例提供了光传感器，该光传感器包括上述至少一个像素电路。
一个实施例提供了一种装置，包括：衬底，具有与第二表面相对的第一表面；导电层，具有与衬底的第一表面共面的第三表面；在导电层上的绝缘层，绝缘层具有第一尺寸；在绝缘层中的开口，开口与导电层对齐；第一电极，在开口中并且在导电层的一部分上，第一电极具有小于第一尺寸的第二尺寸；感光膜，在第一电极上、在开口中以及在绝缘层上。
根据一个实施例，第一电极包括在导电层上的第一部分，以及与第一部分横切的第二部分，第二部分位于绝缘层中的开口的侧壁上。
根据一个实施例，第一电极的第二部分的端表面与绝缘层的第四表面共面。
通过使用根据本公开的实施例，可以至少部分地解决或缓解上述问题的至少一部分，并且实现相应的技术效果。例如，将感光膜中分层或开裂的风险降低至零或几乎为零。
附图说明
上述特征和优点以及其它特征和优点将在以下对具体实施例的描述中，以图示的方式给出，而不限于参考附图，其中：
图1在局部剖面示意图中示出光传感器的像素的一个示例；
图2通过剖面示意图说明了用于制造图像传感器的像素的方法的实施例的一个步骤；
图3通过剖面示意图说明了用于制造像素的方法的另一步骤；
图4通过剖面示意图说明了用于制造像素的方法的又一步骤；以及
图5通过剖面示意图说明了用于制造像素的方法的又一步骤。
具体实施方式
在各个附图中，相似的特征已由相似的参考表示。具体而言，在各个实施例中共同的结构和/或功能特征可以具有相同的参考，并且可以设置相同的结构、尺寸和材料属性。
为了清楚起见，仅详细说明和描述了有助于理解本文所描述的实施例的操作和元件。具体而言，未详细描述光传感器的常规CMOS 集成电路，尤其是用于读取像素的CMOS集成电路，所描述的实施例、实现模式和变体与光传感器的常规CMOS集成电路兼容。
除非另有说明，否则当提及连接在一起的两个元件时，这表示除导体外没有任何中间元件的直接连接，而当提及耦合在一起的两个元件时，这表示这两个元件可以连接或者可以通过一个或多个其他元件耦合。
在本公开的其余部分中，光传感器或光传感器的像素的操作波长是指由传感器或像素接收的光线或电磁射线的波长，针对该波长，传感器或像素实现接收到的光子到电子-空穴对的转换。光传感器或这种传感器的像素可以具有多个操作波长，例如在操作波长的范围内。
在以下公开中，除非另有说明，否则当提及绝对位置限定词(例如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等) 或相对位置限定词(例如术语“上方”、“下方”、“更高”、“更低”等)时，或方向限定词，如“水平”、“垂直”等，可参考图中所示的方向。
除非另有规定，否则表述“近似”、“大概”、“基本上”和“大约”表示在10％以内，优选在5％以内。
一个实施例提供了一种用于制造像素的方法，该方法包括以下连续步骤：
在集成电路的互连结构的裸露面上沉积绝缘层，互连结构具有与裸露面齐平的导电元件；
蚀刻出穿过绝缘层到导电元件的开口；
沉积位于导电元件和绝缘层上并与导电元件和绝缘层接触的电极层；
对绝缘层进行化学机械平坦化，电极层保留在开口中的一部分形成电极；以及
沉淀膜，该膜被配置为当处于像素的操作波长的射线到达像素时，将光子转换成电子-空穴对。
根据一个实施例，膜包含胶体量子点。
根据一个实施例，通过蚀刻开口和开口的侧壁而露出的导电元件的一部分被电极完全覆盖。
根据一个实施例，绝缘层的厚度等于在膜材料中波长的一半。
根据一个实施例，射线的波长包含在750nm和3000nm之间，例如等于940nm。
根据一个实施例，沉积膜使得膜的裸露面是平坦的。
根据一个实施例，电极层的沉积包括沉积至少一层导电材料。
根据一个实施例，电极层的沉积包括沉积钽层和/或沉积氮化钛层和/或沉积氮化钽层。
根据一个实施例，方法还包括用于在上述膜上形成另一电极的后续步骤。
根据一个实施例，另一电极由一种或几种对波长透明的材料制成。
根据一个实施例，绝缘层的沉积包括沉积至少一层绝缘材料。
根据一个实施例，绝缘层的沉积包括在互连结构的所述表面上沉积扩散阻挡层，并且与互连结构的所述表面接触。
根据一个实施例，电极层比绝缘层薄，例如薄十倍，和/或膜比绝缘层厚，例如至少厚两倍。
图1在局部剖面示意图中示出了光传感器的像素1的一个示例，应当理解，在实践中，传感器可以具有几个相同的像素1，例如几百或几千个像素1。
传感器包括半导体层100，例如衬底、半导体衬底或绝缘体上半导体(SOI)结构的层。例如，层100是硅层。
在层100中和/或层100上形成由CMOS技术制成的各种组件。换句话说，由层100形成各种CMOS组件。在图1中，仅示出了这些组件中的一个组件，在该示例中，图1中仅示出了晶体管T中的栅极电极G(也称为栅极堆叠或栅极)。
层100和形成在该层100中和/或层100上的CMOS组件，使用传感器或CMOS集成电路的CMOS技术来形成集成电路。例如， CMOS集成电路包括用于读取传感器的像素的电路。
传感器包括互连结构102。互连结构102覆盖传感器的CMOS集成电路，换句话说，覆盖层100和形成在层100中和/或层100上的 CMOS组件。互连结构102的上表面或表面110是平坦的。
互连结构102包括嵌入电绝缘层中的导电层部分104，例如金属层部分。换句话说，这些导电层部分104通过这些绝缘层彼此分离。在图1中，互连结构102的绝缘层由单个绝缘层106示出。
互连结构102包括导电过孔108，例如金属过孔，其将导电层部分104彼此电连接和/或电连接到传感器的集成电路的CMOS组件。
导电过孔108和导电层部分104构成互连结构102的导电元件。
除了互连结构102及其覆盖的CMOS集成电路之外，像素1还包括与互连结构102的上表面110(即，与绝缘层106的上表面)齐平的互连结构102的导电元件108或104。
如图1所示，优选地，该导电元件是导电层部分104。优选地，该导电元件借助于互连结构102的其他导电元件104、108电耦合到包括诸如晶体管T的CMOS元件的像素1的读取电路。例如，与表面110齐平的导电元件104电耦合到形成在层100中的掺杂区或掺杂区域105，并且构成了光生电荷的存储区域。换句话说，导电元件104 的上表面与表面110共面。
像素1包括电极112。电极112的中心部分置于与表面110齐平的导电元件104上并与之接触。电极112构成像素1的下部第一电极。电极112的下表面与表面110共面。
感光膜114置于互连结构102上。膜114覆盖像素1的互连结构 102和电极112。更具体地说，膜114置于整个电极112上并与之接触，并且置于未被电极112覆盖的表面110的所有部分上并与之接触。
膜114具有平坦上表面或表面116。在表面110和表面116之间，膜114具有厚度或尺寸H。
像素1还包括置于膜114的表面116上的上部第二电极117。
在操作期间，当光以传感器的操作波长被像素1接收到时，在膜 114中光生电子-空穴对。光生空穴或电子然后由电极112收集，以便被传输到像素1的CMOS集成读取电路。然后，像素的读取电路提供表示被该像素1接收的处于像素1的操作波长的光量的信息。
像素1的量子效率QE对应于以下之间的比率：由像素1收集的光生空穴或电子的数目与由像素1接收到的处于像素1的操作波长的光子的数目。为了增加像素1的量子效率，希望增加膜114的厚度H。
然而，增加膜114的厚度H会引起各种问题。实际上，增加膜 114的厚度会增加膜114分层的风险和/或增加形成穿过膜114的全部或部分厚度的裂纹的风险。此外，膜114的厚度的增加会增加形成膜 114的步骤数，例如，因为膜114随后由至少两次连续沉积形成，从而导致像素1、更一般地导致包括一个或多个像素1的光传感器的生产成本的增加。
通过局部增加在电极112上方的像素1类型的像素的感光膜的厚度，通过使膜114的上表面116保持平坦，并且保持越过电极112的膜114的厚度，由此分层或开裂的风险为零或几乎为零。
图2至图5说明了用于制造光传感器的像素的方法的一个实施例的连续步骤，从而获得感光膜，该感光膜局部地位于像素的下部电极上方。使用该方法制造的像素包括与像素1的CMOS集成电路相似或相同的CMOS集成电路，以及与像素1的互连结构相似或相同的互连结构102，互连结构102置于CMOS集成电路上。
图2是说明制造方法步骤的剖面或横截面示意图。
在图2中，仅示出了互连结构102的一部分。互连结构102的所示部分包括与互连结构102的上表面110齐平的导电元件104或108。
优选地，如图2所示，与表面110齐平的导电元件是互连结构102 的导电层部分104。优选地，导电元件104电耦合到其上置有互连结构102的CMOS集成电路(未示出)，例如电耦合到像素的读取电路。
作为示例，导电元件104由诸如铜或铝之类的金属或由诸如铝铜合金之类的金属合金制成。
在图2的步骤中，绝缘层200已被沉积在互连结构102的表面110 上并且与之接触，应当理解，在沉积层200之前，表面110是互连结构102的裸露面。优选地，层200被沉积，或者换句话说，被覆盖沉积(blanket-deposited)在互连结构的整个表面110上并与之接触。
根据一个实施例，层200的沉积对应于沉积单层的电绝缘材料。优选地，该材料是针对金属的扩散阻挡材料，然后层200构成扩散阻挡层。换言之，优选地，层200包括在表面110上并且与表面110接触的扩散阻挡层。
根据另一实施例，层200的沉积对应于多个层的连续沉积，多个层各自由电绝缘材料制成，可选地，多个层之间不相同。优选地，沉积在互连结构102的表面110上并与之接触以形成层200的第一层由针对金属的扩散阻挡材料制成，然后层200包括在互连结构102的表面110上并与之接触的扩散阻挡层。
作为示例，层200由氮化硅(例如SiN或Si3N4)制成或对应于以下堆叠：置于表面110上并与表面110接触的氮化硅层和置于氮化硅层上并与之接触的氧化硅层。
作为示例，层200的厚度或尺寸h包含在50nm和500nm之间，例如在50nm和300nm的范围内，例如等于200nm。
在图3的步骤中，开口300被蚀刻通过层200到与表面110齐平的导电层104。换句话说，在互连结构102的表面110上停止对开口 300的蚀刻。在蚀刻开口300之后，至少部分的导电元件104在开口 300的底部(图3中的开口300的底部)露出，或者换句话说在表面 110处露出。
根据一个实施例，蚀刻开口300以致仅在与表面110齐平的导电元件104上露出。该元件104随后可以有利地用作蚀刻停止层。
作为示例，开口300具有横向尺寸d，例如，从上面看开口300 具有圆形的情况下，其直径小于或等于制造像素的横向尺寸的三分之一，或者从上面看开口300具有方形的情况下，其侧边小于或等于制造像素的横向尺寸的三分之一。例如，在平行于表面110的平面中测量像素和开口300的横向尺寸。例如，在其中像素以大约3μm的间距规则排列的光传感器中，也就是说，每个像素具有大约3μm的横向尺寸，传感器的每个像素的开口300都具有小于或等于1μm的横向尺寸。
在图4的步骤中，电极层400被沉积在结合图3所描述的步骤结束时所获得的整个结构上，然后执行化学机械平坦化(CMP)直至层 200，使得电极层400留在开口300中的部分形成电极402。
更具体地说，层400例如通过化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)进行覆盖沉积。换言之，沉积在位于开口300底部的元件104的裸露部分上并与之接触的电极层，并且沉积在绝缘层200上并与之接触，特别是沉积在开口300的侧壁401 上并与之接触。电极层400的厚度或尺寸e小于层200的厚度h，从而层400未填充开口300。
作为示例，层400的厚度e比层200的厚度e小10倍。例如，电极层400的厚度e包含在5nm到100nm之间。
根据一个实施例，层400的沉积对应于单层导电材料(例如金属或金属合金)的沉积。
根据另一个实施例，层400的沉积对应于多个层的连续沉积，多个层各自由导电材料(例如金属或金属合金)制成，可选地，这些连续沉积的层之间不相同。
作为示例，电极层400包括钽层和/或氮化钛层和/或氮化钽层。
化学机械平坦化在层200上停止，或者更具体地说，在层200的上表面201上停止。层200的上表面与层200的下表面相对，层200 的下表面与互连结构的表面110接触。
直至层200的化学机械平坦化可以移除层400留在层200的上表面上并与之接触的全部部分。
此外，化学机械平坦化直至层200使得层400的一部分可以留在开口300中。层400留在原位的部分仅覆盖开口300的底部和开口300 的侧壁401。换言之，层400留在原位的部分仅仅并完全覆盖开口300 的侧壁，以及互连结构102的表面110在蚀刻开口300期间被露出的部分。再换言之，层400留在原位的部分仅仅并完全覆盖表面110由开口300的侧壁横向限定的部分，表面110的该部分随后被开口300 的侧壁完全包围。
在化学机械平坦化之后，层400留在原位的部分形成电极402。电极402与导电元件104接触。具体地说，电极402完全覆盖导电元件104在开口300底部处裸露的表面，即导电元件104未被层200覆盖的表面。
电极402的顶表面403通过化学机械平坦化形成。顶表面或上表面403与表面201共面。
可以通过实现以下步骤在层400中限定电极402：用于掩蔽层400 布置在开口中的部分的步骤，以及用于通过蚀刻移除层400的裸露部分(即未被掩膜覆盖的部分)的步骤。然而，相对于在化学机械平坦化期间在层400中限定电极的上述方法，这将需要创建附加的光刻掩模和更多的步骤数(沉积掩模层、对准光刻掩模、通过光刻在掩模层中定义蚀刻掩模、蚀刻层400并消除蚀刻掩模)。
在图5的步骤中，感光膜500被沉积在结合图4描述的步骤的实现结束时所获得的结构上。
感光膜500被覆盖沉积以覆盖电极402以及层200的上表面的裸露部分。
膜500的沉积方法使得获得具有平坦上表面或裸露面502的膜 500。
沉积膜500使得在层200的上表面和膜500的上表面502之间所测量的沉积膜的厚度或尺寸H1，小于或等于最大厚度，超过该最大厚度，则可能在膜500中出现分层和/或开裂。该最大厚度可以由本领域技术人员例如通过常规试验来确定，并且具体取决于膜500的材料和/或膜500所实现的沉积方法。
此外，膜500的厚度H1大于层200的厚度h，使得膜500完全填充开口300。优选地，膜500的厚度H1比层200的厚度h大至少2 倍。作为示例，膜500的厚度H1包含在200nm和1μm之间，例如等于约500nm。
取决于膜500的材料，膜500的覆盖沉积可以通过例如液相沉积、阴极溅射沉积、蒸发沉积、旋涂、喷涂、照相制版、缝式染涂(slot-dye coating)、刮涂、柔性版印刷或丝网印刷来执行。Kramer等人在标题为“Efficient Spray-Coated Colloidal Quantum DotSolar Cells”Adv. Mater.,27:116–121的文章中描述了喷涂的一个例子。
取决于目标厚度H1和/或膜500的材料被沉积的形状，例如，材料是以油墨的形式沉积还是以通过中间配基而稳定的胶体溶液的形式沉积，通过单个沉积步骤来进行膜500的沉积，还是通过几个连续的沉积步骤，每个沉积步骤之后可以进行化学处理步骤和/或退火或干燥步骤。
作为示例，膜500的材料以油墨的形式沉积，例如通过几个连续步骤用于沉积膜500的材料。
通过以油墨形式沉积的膜500的材料的每个步骤，可获得膜500 材料的层，该层具有例如包含在约10nm到100nm或几百纳米之间的厚度，该厚度例如取决于沉积油墨的浓度。
例如，用于以油墨形式沉积膜500材料的每个步骤在如下温度下实现，该温度包含在0℃和50℃之间、优选在10℃和25℃之间。
作为示例，在用以油墨形式沉积膜500材料的每个步骤之后，不进行化学处理。
作为示例，在以油墨形式沉积膜500材料的每个步骤之后进行退火，例如在40℃和150℃之间的温度下，例如在100℃的温度下进行退火。该退火可持续例如一秒或几十秒到一小时或几小时。该退火在例如热板或熔炉中进行。该退火在例如环境气氛、受控气氛或真空下进行。
作为示例，膜500材料以中间配基稳定的胶体溶液的形式沉积，例如通过沉积该稳定胶体溶液的几个连续步骤。
沉积由中间配基稳定的胶体溶液层的每个步骤，在例如包含在0 ℃和50℃之间的温度下实现，例如在15℃、25℃或30℃的温度下实现。
例如，以中间配基稳定的胶体溶液形式沉积膜500材料的每个步骤之后，进行一个或几个化学处理步骤，以改变沉积的溶液膜的性质，例如改变膜对电子和/或空穴的导电性。例如，由中间配基稳定的胶体溶液的每个沉积层被放置在与沉积层相互作用的化学溶液接触的位置，从而使得存在于形成量子点的纳米晶体周围的中间配基发生固相交换，通过分子可以提高500膜的性能。这些分子例如是短于中间配基的配基链，这使得能够增加膜500和/或无机分子链的导电性，这使得能够增加膜500相对于其环境(空气、光)的强度和/或稳定性。这些固相化学交换，例如通过化学溶液和胶体溶液的沉积层之间接触的几个连续步骤来进行，每个化学溶液是例如包含配基或无机分子的溶液，这些配基或无机分子旨在与胶体溶液沉积层的中间配基交换。
作为示例，每种化学溶液被放置与胶体溶液的沉积层接触达如下持续时间，该持续时间包含在1～10秒和1～10分钟之间，例如持续 90秒。
作为示例，可以在化学溶液与沉积层的两次连续接触之间提供清洗步骤。
作为示例，可以提供一个或多个中间退火步骤(在溶液与沉积层的两次连续接触之间)和/或最终退火步骤。退火步骤的温度例如包含在40℃和150℃之间。每个退火步骤的持续时间例如包含在大约10 秒和一个或几个小时之间。每个退火步骤例如在热板上进行，例如在环境气氛、受控气氛或真空下进行，或在熔炉中例如在受控气氛下进行。
固相化学交换的有效性限制了稳定胶体溶液的每个沉积层的最大厚度，该最大厚度被确定为确保稳定胶体溶液沉积层的整个体积与接触该层的化学溶液的感兴趣的化学元素发生固相化学交换。例如，稳定胶体溶液的每一沉积层的厚度包含在数纳米(例如从3nm到5nm) 和几百纳米(例如从300nm到500nm)之间。作为示例，稳定胶体溶液的每一沉积层的厚度等于约50nm。
根据一个实施例，膜500是胶体量子点膜，或者换句话说，膜500 包括胶体量子点。
根据图5所示的结构，通过实现多个步骤(未示出)来获得像素 2。
特别地，可以将一个或多个可选钝化层(图5中未示出)和/或一个或多个绝缘层(图5中未示出)沉积在膜500的裸露面502上，优选沉积在整个表面502上，优选与表面502接触。
此外，在膜500上形成电极504。该电极504，被称为像素2的上部电极，通过以下操作来形成：沉积一层或几层导电层，在该导电层中通过蚀刻来限定上部电极504。上部电极的每个元件导电层对于像素2的操作波长极小部分地透明。作为示例，上部电极由氧化铟锡(ITO)制成。
此外，按照惯例，接着可以在膜500和像素2的上部电极上方形成一层或几层钝化层(图5中未示出)和/或一层或几层绝缘层(图5 中未示出)和/或一个或几个滤色器(图5中未示出)和/或一个或多个透镜或微透镜(图5中未示出)。
如图5所示，在像素2中，在电极402置于导电元件104上的部分上方，膜500的总厚度等于H1+h-e。因此，如果膜500的厚度H1 等于结合图1描述的像素1的膜114的厚度H，则像素2的膜500在局部上比膜114更厚，同时保持平坦上表面502。膜500定位于电极 402上方的厚度过厚导致像素2相对于像素1的量子效率增加。
根据一个实施例，根据在图3步骤中蚀刻的开口300的横向尺寸，来选择与表面110齐平的像素2的导电元件104的尺寸。例如，选择这些尺寸，使得在结合图3所示的步骤中，通过调整开口300相对于导电元件104位置的位置，开口300仅出现在该导电元件104上。
膜500包括第一下表面501和第二下表面503。与第二下表面相比，第一下表面距绝缘层106的表面110更远。第二下表面503与开口300中的电极402相邻或接触。
然而，在变型中，当导电元件104与表面110平齐时具有例如在平行于表面110的平面上所测量的横向尺寸，该横向尺寸小于开口 300的横向尺寸，开口300随后出现在部分导电元件104上，并且出现在部分互连结构的层106上。在该变型中，在图4的步骤中形成的电极402完全覆盖了开口300底部的导电元件104和裸露的层部分 106。
此外，根据一个实施例，在图3的步骤中，从上面看，开口300 在像素2的中心部分被蚀刻。因此，当由像素2接收到的电磁射线例如通过一个或多个透镜或微透镜被聚焦在膜500的中心部分(从上面看)时，这些射线聚焦在膜500的总厚度等于H1+h-e的部分中。
根据一个实施例，层200的厚度h等于或基本上等于在膜500中像素2的入射射线波长的一半。因此，当像素2接收到该波长的电磁射线时，这使得能够在膜500中获得结构干涉。
针对在化学机械平坦化步骤期间对层200厚度的部分的任意移除进行了解释，本领域技术人员可以提供在平坦化之后沉积厚度大于所需厚度h的层200，使得层200在化学机械平坦化步骤之后实际具有目标厚度h。
根据一个实施例，像素2的一个或多个操作波长包含在近红外范围内，例如包含在750nm和3000nm之间。例如，像素2具有等于 940nm的操作波长。本领域技术人员能够使膜500的厚度e、H1和/ 或h和/或膜500的材料适应像素2的操作波长。例如，在膜500包括胶体量子点的情况下，基于像素2的操作波长，本领域技术人员能够调整胶体量子点的组分纳米晶体的尺寸和组成。
尽管上述内容已经结合图2到5描述了用于制造单个像素2的方法的实施例和变型，但是通过对所有这些像素2同时执行所描述的步骤，可以根据单层或半导体晶圆100(图1)同时制造多个相同的像素2，例如相同的光传感器或多个光传感器。这样制造的像素2可以共享相同的膜500。
电极402包括位于导电层104上且与导电层104接触的第一部分 402a。电极402包括与第一部分402a横切的第二部分402b。第二部分402b与侧壁相邻并与之接触。第二部分402b可以是位于开口的侧壁上的单个部分。
已经描述了各种实施例和实施模式。本领域技术人员应当理解可以组合这些实施例的某些特征、实施模式和变型，并且本领域技术人员将容易想到其他变型。特别地，尽管已经描述了像素2，其中与电极402接触的互连结构102的导电元件是导电层部分104，但是本领域技术人员能够使所描述的方法适应于该导电元件是过孔108的情况。
最后，基于上文提供的功能描述，本文描述的实施例、实施方式和变型的实际实现在本领域技术人员的能力范围内。特别地，本领域技术人员能够基于目标应用选择膜500的材料，和/或对于给定的膜 500确定厚度H1的最大值，该最大值是膜500中可能形成分层和/或开裂的厚度H1的最大值。此外，本领域技术人员能够提供像素2的上部电极和下部电极中的一个或这些电极中的每一个，这些电极包括至少一层材料，这使得能够基于该电极收集的电荷(电子或空穴)来调整所考虑电极的输出功。此外，本领域技术人员能够制造光刻掩模，这使得能够生产蚀刻掩模，以便对图3的开口300执行蚀刻步骤。
可以组合上述各种实施例以提供进一步的实施例。如有必要，可以修改实施例的各方面以利用各种专利、申请和出版物的构思来提供进一步的实施例。
根据上述详细描述，可以对实施例进行这些和其他的改变。一般而言，在以下权利要求中，所使用的术语不应被解释为将权利要求限定于说明书和权利要求中公开的特定实施例，而应被解释为包括所有可能的实施例以及这些权利要求所享有的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (8)

1.一种像素电路，其特征在于，包括：
集成电路，包括：
互连结构，具有表面和与所述表面齐平的导电元件；
绝缘层，在所述互连结构的所述表面上并且与所述互连结构的所述表面接触，所述绝缘层在第一方向上具有第一尺寸；
开口，穿过所述绝缘层到所述导电元件；
电极，与所述导电元件接触，所述电极在所述第一方向上具有第二尺寸，所述第二尺寸小于所述第一尺寸，所述电极位于所述导电元件和所述开口的侧壁上；以及
感光膜，在所述开口中、在所述电极上以及在所述绝缘层上。
2.根据权利要求1中所述的像素电路，其特征在于，所述膜被配置为当处于所述像素电路的操作波长的射线到达所述像素电路时，将光子转换成电子-空穴对。
3.根据权利要求1所述的像素电路，其特征在于，所述膜包括胶体量子点。
4.根据权利要求1所述的像素电路，其特征在于，所述电极的所述第二尺寸比所述绝缘层的第一尺寸小至少十倍。
5.根据权利要求1所述的像素电路，其特征在于：
所述膜的第三尺寸包含在200nm和1μm之间；以及
所述电极的所述第二尺寸包含在5nm和100nm之间；和/或
所述绝缘层的所述第一尺寸包含在50nm和500nm之间。
6.一种电子装置，其特征在于，包括：
衬底，具有与第二表面相对的第一表面；
导电层，具有与所述衬底的所述第一表面共面的第三表面；
在所述导电层上的绝缘层，所述绝缘层具有第一尺寸；
在所述绝缘层中的开口，所述开口与导电层对齐；
第一电极，在所述开口中并且在所述导电层的一部分上，所述第一电极具有小于所述第一尺寸的第二尺寸；
感光膜，在所述第一电极上、在所述开口中以及在所述绝缘层上。
7.根据权利要求6所述的电子装置，其特征在于，所述第一电极包括在所述导电层上的第一部分，以及与所述第一部分横切的第二部分，所述第二部分位于所述绝缘层中的所述开口的侧壁上。
8.根据权利要求7所述的电子装置，其特征在于，所述第一电极的所述第二部分的端表面与所述绝缘层的第四表面共面。
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