CN214956756U - 半导体器件 - Google Patents

Abstract

本实用新型提供的一种半导体器件，半导体器件包括衬底、依次在衬底上形成的GaN和势垒层、通过刻蚀所述GaN层和所述势垒层形成的第一凹槽、形成在第一凹槽以及与所述第一凹槽相接的所述势垒层的上表面的n型重掺杂GaN材料，本实用新型通过n型重掺杂GaN材料填充第一凹槽并延伸至势垒层的上表面，改善了n型重掺杂GaN材料与GaN异质结侧壁的欧姆接触，降低了n型重掺杂GaN材料与GaN异质结侧壁的接触电阻。二次外延n型重掺杂GaN材料在第一凹槽内生长之后继续在势垒层上侧向外延生长，有利于改善n型重掺杂GaN材料表面粗糙的问题，进一步降低n型重掺杂GaN材料和金属的接触电阻。

Description

半导体器件

技术领域

本实用新型涉及半导体技术领域，尤其涉及一种半导体器件及半导体器件的制备方法。

背景技术

采用金属有机物化学气相沉积技术在源漏欧姆接触区域二次再生长n型重掺杂GaN形成欧姆接触的增强型高电子迁移率晶体管结构及实现方法，主要用于制作高压功率开关和数字电路领域的高性能电子器件。

AlGaN/GaN基高电子迁移率晶体管HEMT以其大的禁带宽度、高的临界击穿场强、高的电子饱和漂移速度以及强的自发和压电极化效应产生的具有优越输运特性的二维电子气2DEG等出色的材料性能而受到广泛关注，在高温、高压、高频大功率微波电子器件应用方面有得天独厚的优势。

在GaN基HEMT器件的制造工艺过程中，源漏欧姆接触工艺是关键技术之一，直接影响着器件的频率和功率性能。在欧姆接触区二次外延生长n型重掺杂GaN以降低欧姆接触电阻率和改善表面形貌已成为近几年国际上的新型工艺。该工艺可以实现非合金的欧姆接触，大大提高了欧姆接触表面及边缘形貌，并可以实现源漏栅的自对准工艺。二次外延生长n型重掺杂GaN大都采用分子束外延(MBE)方法外延实现，但也有人采用金属有机化学气相沉积(MOCVD)方法。该方法实现的欧姆接触电阻主要包括金属与n型重掺杂GaN间的接触电阻、n型重掺杂GaN的体电阻以及n型重掺杂GaN与GaN异质结侧壁的接触电阻。n型重掺杂GaN与GaN异质结侧壁接触的好坏直接影响着n型重掺杂GaN与GaN异质结侧壁的接触电阻，该接触电阻对整体欧姆接触影响最大。图1a至图1c为现有技术二次外延生长重掺杂GaN材料制备流程示意图，如图1a至图1c所示，实用图案化的SiO₂层作为掩膜，刻蚀暴露出的GaN沟道层3以及势垒层4，刻蚀深度至GaN异质结界面以下，如图1b所示，在实际操作过程中，由于存在刻蚀精度的问题，容易对GaN异质结产生过度刻蚀的问题，GaN异质结的侧部位置相对于其上方的掩膜层SiO₂层而言，内缩一段距离，如图1c所示，在二次外延生长重掺杂GaN材料时，由于过度刻蚀情况的存在，重掺杂GaN材料的侧边与GaN异质结接触不良，造成n型重掺杂GaN与GaN异质结侧壁的接触电阻大幅提高。

因此，有效降低n型重掺杂GaN与GaN异质结侧壁的接触电阻对减小整体欧姆接触有着重要的意义。

综上所述，目前现有技术无法有效降低源漏区欧姆接触电阻。此外，器件制备工艺步骤复杂，工艺精度控制难度大，设备昂贵，不能满足市场化商品生产。

实用新型内容

本实用新型的目的在于提供一种工艺简单、欧姆接触电阻小的半导体器件及半导体器件的制备方法，降低n型重掺杂GaN与GaN异质结侧壁的接触电阻，减小器件制造难度，提高器件制造工艺的重复性和可控性，使器件能更好地应用在高压功率开关和数字电路中。

为实现上述目的，本实用新型提供一种半导体器件，包括：

衬底；

依次在所述衬底上形成的GaN层和势垒层；

第一凹槽，所述第一凹槽通过刻蚀所述GaN层和所述势垒层形成，所述第一凹槽的底面位于所述GaN层和所述势垒层异质结界面以下；

n型重掺杂GaN材料，所述n型重掺杂GaN材料形成在所述第一凹槽以及与所述第一凹槽相接的所述势垒层的上表面；

栅电极，所述栅电极形成在所述势垒层上；

源电极以及漏电极，所述源电极以及漏电极形成在所述n型重掺杂GaN材料上。

作为可选的技术方案，所述第一凹槽的边缘位置至相邻的所述n型重掺杂GaN材料位于所述势垒层上的边缘位置的水平距离介于0-100nm。

作为可选的技术方案，所述n型重掺杂GaN材料的厚度超过所述势垒层的上表面。

作为可选的技术方案，本实用新型提供的一种半导体器件还包括：

SiO₂层，所述SiO₂层形成在所述势垒层的上表面且位于所述栅电极和所述n型重掺杂GaN材料之间。

作为可选的技术方案，所述SiO₂层靠近所述n型重掺杂GaN材料的一侧具有倾斜侧面。

作为可选的技术方案，所述势垒层的使用材料为AlGaN、InAlN或AlN。

作为可选的技术方案，所述SiO₂层厚度为20-300nm。

综上所述，本实用新型提供的半导体器件包括衬底、依次在衬底上形成的GaN和势垒层、通过刻蚀所述GaN层和所述势垒层形成的第一凹槽、形成在第一凹槽以及与所述第一凹槽相接的所述势垒层的上表面的n型重掺杂GaN材料，本实用新型通过n型重掺杂GaN材料填充第一凹槽并延伸至势垒层的上表面，改善了n型重掺杂GaN材料与GaN异质结侧壁的欧姆接触，降低了n型重掺杂GaN材料与GaN异质结侧壁的接触电阻。

另一方面，二次外延n型重掺杂GaN材料在第一凹槽内生长之后继续在势垒层上侧向外延生长，有利于改善n型重掺杂GaN材料表面粗糙的问题，进一步降低n型重掺杂GaN材料和金属的接触电阻。

附图说明

下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

图1a-图1c是现有技术二次外延生长重掺杂GaN材料制备流程示意图；

图2a-2f是本实用新型实施例一的半导体器件的制备方法中间过程及最终器件的结构示意图；

图3是本实用新型实施例二的半导体器件的结构示意图；

图4是本实用新型实施例三的半导体器件的结构示意图。

附图标记说明：1、衬底；2、缓冲层；3、GaN层；4、势垒层；5、SiO₂层；6、n型重掺杂GaN材料；7、源电极；8、漏电极；9、栅电极；T、第一凹槽；100、200、300、半导体器件；S1、第一窗口区；S2、第二窗口区；d、第二窗口区的边缘至第一窗口区的边缘的水平距离。

具体实施方式

这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本实用新型相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本实用新型的一些方面相一致的器件的例子。

实施例一

图2a-图2e是本实用新型实施例一的半导体器件的制备方法中中间过程的结构示意图，图2f为本实用新型实施例一的半导体器件的结构示意图，如图2a-图2f所示，本实用新型实施例一的半导体器件100包括：衬底1、缓冲层2、GaN层3和势垒层4、第一凹槽T、n型重掺杂GaN材料6、源电极7、漏电极8以及栅电极9。GaN层3和势垒层4依次形成在衬底1上方，具体而言，GaN层3和势垒层4依次形成在缓冲层2上，GaN层3和势垒层4构成GaN异质结；第一凹槽T通过刻蚀所述GaN层3和所述势垒层4形成，所述第一凹槽T的底面位于所述GaN层3和所述势垒层4异质结界面以下；n型重掺杂GaN材料形成在第一凹槽T以及与第一凹槽T相接的所述势垒层4的上表面；栅电极9形成在势垒层4的上表面；源电极7以及漏电极8形成在n型重掺杂GaN材料6上。本实用新型通过n型重掺杂GaN材料6填充第一凹槽T并延伸至势垒层4的上表面，改善了n型重掺杂GaN材料6与GaN异质结侧壁的欧姆接触，降低了n型重掺杂GaN材料6与GaN异质结侧壁的接触电阻。

另一方面，二次外延n型重掺杂GaN材料6在第一凹槽T内生长之后继续在势垒层4上侧向外延生长，有利于改善n型重掺杂GaN材料6表面粗糙的问题，改善n型重掺杂GaN材料6的晶体质量，进一步降低n型重掺杂GaN材料6和金属电极的接触电阻。

优选的，在实施一的半导体器件100中，第一凹槽T的边缘位置至相邻的所述n型重掺杂GaN材料6位于所述势垒层上的边缘位置的水平距离介于0-100nm，即n型重掺杂GaN材料6在第一凹槽T中二次外延生长，填充第一凹槽T之后，向第一凹槽T外继续外延生长，即继续在第一凹槽T外的势垒层4上侧向外延生长，延伸生长的n型重掺杂GaN材料6在势垒层上的边缘位置至第一凹槽T的水平距离介于0-100nm。

优选的，实施一的半导体器件100中，n型重掺杂GaN材料6的厚度超过所述势垒层4的上表面。

本实用新型实施例一的半导体器件100的制备方法包括以下步骤：

如图2a所示，依次在衬底1上形成缓冲层2、GaN层3和势垒层4，势垒层4的使用材料为AlGaN、InAlN或AlN；

如图2b所示，在势垒层4的上表面生长SiO₂介质层5，SiO₂层5厚度为20-300nm，利用在源漏欧姆接触区域第一次刻蚀SiO₂层5至所述势垒层4的上表面，形成第一窗口区S1；

如图2c所示，在所述第一窗口区刻蚀所述GaN层和所述势垒层，刻蚀至所述GaN层和所述势垒层异质结界面以下形成第一凹槽T，而后使用高温退火炉进行退火处理；

如图2d所示，在第一次刻蚀SiO₂层5的基础上继续第二次刻蚀SiO₂层5，以在所述第一窗口区S1的基础上得到水平投影面积扩大的第二窗口区S2，具体的，第二次刻蚀SiO₂层获得的所述第二窗口区S的边缘至第一次刻蚀SiO₂层获得的所述第一窗口区的边缘的水平距离d介于0-100nm；

优选的，在第一次刻蚀SiO₂层5的基础上继续第二次刻蚀SiO₂层5为在第一次刻蚀SiO₂层5的基础上继续第二次刻蚀SiO₂层5至势垒层4的上表面；第二窗口区S2暴露第一凹槽T以及部分势垒层4的上表面。需要说明的是，第二次刻蚀SiO₂层获得的所述第二窗口区S的边缘至第一次刻蚀SiO₂层获得的所述第一窗口区的边缘的水平距离大于等于第二窗口区S2的边缘至第一凹槽T的边缘。

如图2e所示，在第二窗口区S2二次外延n型重掺杂GaN材料6；优选的，二次外延n型重掺杂GaN材料6的厚度超过势垒层4的上表面；优选的，所述在第二窗口区S2二次外延n型重掺杂GaN材料6为在第一凹槽T中以及部分势垒层4的上表面二次外延n型重掺杂GaN材料。

如图2f所示，腐蚀掉所述势垒层4上的所述SiO₂层5，在势垒层4上制备栅电极9以及在所述n型重掺杂GaN材料6上分别设置源电极7和漏电极8，其中栅电极9和源电极7、漏电极8相互绝缘。

实施例二

图3是本实用新型实施例二的半导体器件200的结构示意图，本实用新型实施例二的半导体器件200及半导体器件200的制备方法与本实用新型实施例一的半导体器件100及半导体器件100的制备方法大致相同，实施例二的半导体器件200的与实施例一的半导体器件100的区别在于，如图3所示，实施例二的半导体器件200还包括形成在势垒层4的上表面且位于栅电极9和n型重掺杂GaN材料6之间的SiO₂层。实施例二的半导体器件200的制备方法与实施例一的半导体器件100的制备方法的区别在于：并未完全腐蚀掉势垒层4的上表面的SiO₂层5，而是利用在栅极区域刻蚀SiO₂层5至势垒层4的上表面，以形成栅极生长区域；在栅极生长区域设置与势垒层4肖特基接触的栅电极9以及在n型重掺杂GaN材料上分别设置源电极7和漏电极8。实施例二中半导体器件200保留SiO₂层5，保留的SiO₂层5作为栅电极9和n型重掺杂GaN材料的绝缘介质，另一方面，保留的SiO₂层5同时作为栅电极9和n型重掺杂GaN材料6的生长时的掩膜版。

实施例三

图4是本实用新型实施例三的半导体器件300的结构示意图，本实用新型实施例三的半导体器件300及半导体器件300的制备方法与本实用新型实施例二的半导体器件200及半导体器件200的制备方法大致相同，区别仅在于，如图4所示，限制出所述第二窗口区S2的SiO₂层5具有倾斜侧面，即SiO₂层5靠近n型重掺杂GaN材料6的一侧具有倾斜侧面，SiO₂层5限制出的开口尺寸自下而上逐渐扩大，如此设计的优点为在二次外延n型重掺杂GaN材料6时，改善n型重掺杂GaN材料6的晶体质量，SiO₂层5具有倾斜侧面，当n型重掺杂GaN材料6向第一凹槽T外继续外延生长时，SiO₂层5的倾斜侧面，提供更好的接触界面，减少n型重掺杂GaN材料6的生长缺陷，改善n型重掺杂GaN材料6的晶体质量，进一步降低n型重掺杂GaN材料6和金属电极的接触电阻。

以上所述仅是本实用新型的较佳实施方式而已，并非对本实用新型做任何形式上的限制，虽然本实用新型已以较佳实施方式揭露如上，然而并非用以限定本实用新型，任何熟悉本专业的技术人员，在不脱离本实用新型技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的范围内。

Claims (7)

1.一种半导体器件，其特征在于，包括：

衬底；

依次在所述衬底上形成的GaN层和势垒层；

第一凹槽，所述第一凹槽通过刻蚀所述GaN层和所述势垒层形成，所述第一凹槽的底面位于所述GaN层和所述势垒层异质结界面以下；

n型重掺杂GaN材料，所述n型重掺杂GaN材料形成在所述第一凹槽以及与所述第一凹槽相接的所述势垒层的上表面；

栅电极，所述栅电极形成在所述势垒层上；

源电极以及漏电极，所述源电极以及漏电极形成在所述n型重掺杂GaN材料上。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一凹槽的边缘位置至相邻的所述n型重掺杂GaN材料位于所述势垒层上的边缘位置的水平距离介于0-100nm。

3.根据权利要求1所述的半导体器件，其特征在于，所述n型重掺杂GaN材料的厚度超过所述势垒层的上表面。

4.根据权利要求1所述的半导体器件，其特征在于，还包括：

SiO₂层，所述SiO₂层形成在所述势垒层的上表面且位于所述栅电极和所述n型重掺杂GaN材料之间。

5.根据权利要求4所述的半导体器件，其特征在于，所述SiO₂层靠近所述n型重掺杂GaN材料的一侧具有倾斜侧面。

6.根据权利要求1所述的半导体器件，其特征在于，所述势垒层的使用材料为AlGaN、InAlN或AlN。

7.根据权利要求4所述的半导体器件，其特征在于，所述SiO₂层厚度为20-300nm。

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