CN214380870U - 一种多通道plc高速计数电路 - Google Patents

Abstract

本实用新型公开了一种多通道PLC高速计数电路，涉及PLC计数领域，包括A相隔离电路、B相隔离电路、异或门和CPU；A相隔离电路的输入端接入外部编码器输出的A相脉冲信号、输出端分别连接异或门和CPU的输入端；B相隔离电路的输入端接入外部编码器输出的B相脉冲信号、输出端分别连接异或门和CPU的输入端；异或门的其余两个输入端还分别连接CPU的两个触发端，异或门的两个输出端分别连接CPU的两个时钟端，异或门在高速脉冲输入模式下用于确定同一时刻的两相脉冲信号的电平状态，通过设置CPU的触发端口来选择是使用普通输入或使用高速计数输入功能，不仅增加了高速计数的通道数，还为客户现场的使用提供了便利。

Description

一种多通道PLC高速计数电路

技术领域

本实用新型涉及PLC计数领域，尤其是一种多通道PLC高速计数电路。

背景技术

随着科技的发展，PLC已经具有多种功能，包括输入输出、高速计数、位置控制和模拟量转换等等。对于外部脉冲发生器输出的高速脉冲，这些高速脉冲不能使用普通数字输入进行处理。

对于高速计数器的处理，必须使用微处理器的内部定时器脉冲单元或中断请求端口，或者必须为高速计数器配置ASIC(Application Specific Integrated Circuit，专用集成电路)。如图1所示，普通的数字输入模块是从CPU中定期读取值，因此无法执行需要检测上升沿和下降沿的高速计数器功能，所以需要额外增加由ASIC设计的高速计数模块来实现高速计数功能。然而由于CPU的资源有限，无法增加高速计数的通道数，这样客户只能选择数字输入/输出模块以及高速计数模块来配合使用，由此产生了客户成本上升以及使用不便利性等问题。

实用新型内容

本发明人针对上述问题及技术需求，提出了一种多通道PLC高速计数电路。将多个输入利用逻辑回路转换成一个高速计数器，再输入到CPU中进行处理。通过设置CPU的触发端口来选择是使用普通输入还是使用高速计数输入功能。

本实用新型的技术方案如下：

一种基于PLC的多通道高速计数电路，包括A相隔离电路、B相隔离电路、异或门和CPU；A相隔离电路的输入端接入外部编码器输出的A相脉冲信号，A相隔离电路的输出端分别连接异或门的第一输入端Ⅰ和CPU的第一输入端；B相隔离电路的输入端接入外部编码器输出的B相脉冲信号，B相隔离电路的输出端分别连接异或门的第一输入端Ⅱ和CPU的第二输入端；异或门的第二输入端Ⅰ连接CPU的第一触发端，异或门的第二输入端Ⅱ连接CPU的第二触发端，异或门的输出端Ⅰ和输出端Ⅱ分别连接CPU的两个时钟端，异或门在高速脉冲输入模式下用于确定同一时刻的两相脉冲信号的电平状态，电平状态包括高电平和低电平；CPU的两个触发端用于确定输入模式，输入模式包括普通数字输入和高速脉冲输入，CPU根据选择的输入模式实现计数功能。

其进一步的技术方案为，A相隔离电路和B相隔离电路相同，均包括多个电阻、第一电容、光耦和缓冲器，第一电容的第一端通过第一电阻连接外部编码器的输出端，第一电容的第二端连接外部编码器的共端，第二电阻并联在第一电容的两端，光耦的发光器两端分别连接第二电阻的两端，光耦的受光器端通过第三电阻连接缓冲器的输入端，缓冲器的输出端作为A相/B相隔离电路的输出端。

其进一步的技术方案为，异或门基于74VHC86型号实现，CPU基于R5F571M系列芯片实现。

本实用新型的有益技术效果是：

通过设置CPU的触发端口确定采用何种输入模式，若采用普通数字输入模式，则两相脉冲信号通过隔离电路处理后直接输入至CPU的两个输入端进行普通计数处理；若采用高速脉冲输入模式，则两相脉冲信号通过隔离电路处理后接入异或门中确定两相脉冲信号的电平状态，然后反馈给CPU的两个时钟端进行高速计数处理，采用本申请设计的高速计数电路能够实现普通数字输入和高速脉冲输入两种输入模式下的计数功能，与传统的PLC高速计数器相比，增加了高速计数的通道数，不仅能够节约客户资源，还为客户现场使用提供了便利。

附图说明

图1是现有技术提供的PLC计数框架。

图2是本申请提供的多通道PLC高速计数电路的原理框图。

图3是本申请提供的A相/B相隔离电路的电路示意图。

图4是本申请提供的异或门和CPU的部分电路示意图。

图5是本申请提供的高速脉冲输入模式下两相脉冲信号的时序图。

具体实施方式

下面结合附图对本实用新型的具体实施方式做进一步说明。

如图2所示，本申请公开了一种多通道PLC高速计数电路，电路包括A相隔离电路、B相隔离电路、异或门和CPU。可选的，异或门基于74VHC86型号实现，CPU基于R5F571M系列芯片实现。

其中，A相隔离电路和B相隔离电路相同，如图3所示，均包括多个电阻、第一电容C1、光耦U1和缓冲器A1。具体的，第一电容C1的第一端通过第一电阻R1连接外部编码器的输出端，第一电容C1的第二端连接外部编码器的共端Com，第二电阻R2并联在第一电容C1的两端，光耦U1的发光器两端分别连接第二电阻R2的两端，光耦U1的受光器端通过第三电阻R3连接缓冲器A1的输入端，在A相隔离电路中，缓冲器A1的输出端作为A相隔离电路的输出端IN0_VDD；在B相隔离电路中，缓冲器A1的输出端作为B相隔离电路的输出端IN1_VDD。需要说明的是，本申请的两相隔离电路所使用的器件均为现有电子器件，在此不详细介绍其内部结构。

结合图2-图4所示，PLC高速计数电路的具体连接关系为：

A相隔离电路的输入端Input0接入外部编码器输出的A相脉冲信号，A相隔离电路的输出端IN0_VDD分别连接异或门U2的第一输入端ⅠA0和CPU的第一输入端IO/IRQ0。B相隔离电路的输入端Input1接入外部编码器输出的B相脉冲信号，B相隔离电路的输出端IN1_VDD分别连接异或门U2的第一输入端ⅡA1和CPU的第二输入端IO/IRQ1。异或门U2的第二输入端ⅠB0连接CPU的第一触发端D0，异或门U2的第二输入端ⅡB1连接CPU的第二触发端D1，异或门U2的输出端Ⅰ00和输出端Ⅱ01分别连接CPU的两个时钟端CLK0、CLK1，异或门U2在高速脉冲输入模式下用于确定同一时刻的两相脉冲信号的电平状态，电平状态包括高电平和低电平。CPU的两个触发端D0、D1用于确定输入模式，输入模式包括普通数字输入和高速脉冲输入，CPU根据选择的输入模式实现计数功能。

多通道PLC高速计数电路的工作原理为：

若CPU的两个触发端D0、D1有信号输入至异或门U2，则电路工作在高速脉冲输入模式。如图5所示，对于A相脉冲信号，若处于同一时刻的两相脉冲信号的边沿状态相反，也即A相为上升沿高电平、B相为低电平，或者A相为下降沿低电平、B相为高电平，则CPU通过由异或门U2输出的两个逻辑值确定计数值加1。反之，若处于同一时刻的两相脉冲信号的电平状态相同，也即A相为上升沿高电平、B相也为高电平，或者A相为下降沿低电平、B相也为低电平，则CPU通过由异或门U2输出的两个逻辑值确定计数值减1。

对于B相脉冲信号，若处于同一时刻的两相脉冲信号的边沿状态相反，也即B相为上升沿高电平、A相为低电平，或者B相为下降沿低电平、A相为高电平，则CPU通过由异或门U2输出的两个逻辑值确定计数值减1。反之，若处于同一时刻的两相脉冲信号的边沿状态相同，也即B相为上升沿高电平、A相也为高电平，或者B相为下降沿低电平、A相也为低电平，则CPU通过由异或门U2输出的两个逻辑值确定计数值加1。

若CPU的两个触发端D0、D1没有信号输入至异或门U2，则电路工作在普通数字输入模式，两相脉冲信号通过隔离电路处理后直接输入至CPU的两个输入端IO/IRQ0、IO/IRQ1进行普通计数处理。

以上所述的仅是本申请的优选实施方式，本实用新型不限于以上实施例。可以理解，本领域技术人员在不脱离本实用新型的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本实用新型的保护范围之内。

Claims (3)

1.一种多通道PLC高速计数电路，其特征在于，包括A相隔离电路、B相隔离电路、异或门和CPU；所述A相隔离电路的输入端接入外部编码器输出的A相脉冲信号，所述A相隔离电路的输出端分别连接所述异或门的第一输入端Ⅰ和所述CPU的第一输入端；所述B相隔离电路的输入端接入外部编码器输出的B相脉冲信号，所述B相隔离电路的输出端分别连接所述异或门的第一输入端Ⅱ和所述CPU的第二输入端；所述异或门的第二输入端Ⅰ连接所述CPU的第一触发端，所述异或门的第二输入端Ⅱ连接所述CPU的第二触发端，所述异或门的输出端Ⅰ和输出端Ⅱ分别连接所述CPU的两个时钟端，所述异或门在高速脉冲输入模式下用于确定同一时刻的两相脉冲信号的电平状态，所述电平状态包括高电平和低电平；所述CPU的两个触发端用于确定输入模式，所述输入模式包括普通数字输入和高速脉冲输入，所述CPU根据选择的输入模式实现计数功能。

2.根据权利要求1所述的多通道PLC高速计数电路，其特征在于，所述A相隔离电路和B相隔离电路相同，均包括多个电阻、第一电容、光耦和缓冲器，第一电容的第一端通过第一电阻连接所述外部编码器的输出端，所述第一电容的第二端连接所述外部编码器的共端，第二电阻并联在所述第一电容的两端，所述光耦的发光器两端分别连接所述第二电阻的两端，所述光耦的受光器端通过第三电阻连接所述缓冲器的输入端，所述缓冲器的输出端作为A相/B相隔离电路的输出端。

3.根据权利要求1或2所述的多通道PLC高速计数电路，其特征在于，所述异或门基于74VHC86型号实现，所述CPU基于R5F571M系列芯片实现。

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