CN214315252U - 一种mipi信号接收电路及测试设备 - Google Patents

Abstract

本实用新型公开了一种MIPI信号接收电路及测试设备。该MIPI信号接收电路包括：信号分离电路、LVDS转CML电路和解码模块，所述信号分离电路包括第一判决电路和第二判决电路；所述第一判决电路和所述第二判决电路的输入端均用于接收MIPI信号，所述第一判决电路的输出端与所述LVDS转CML电路的一端电连接，所述LVDS转CML电路的另一端与所述解码模块的符合HS信号速率的管脚电连接，所述第二判决电路的输出端与所述解码模块的IO管脚电连接。本实用新型能够实现对MIPI规范的信号的接收和解码。

Description

一种MIPI信号接收电路及测试设备

技术领域

本实用新型属于光电测试技术领域，更具体地，涉及一种MIPI 信号接收电路及测试设备。

背景技术

随着手机等设备的普及，摄像头模组越来越多的被应用于消费、工业等场景，摄像头模组的分辨率越来越高，对检测设备的输入带宽要求也越来越高。比如三星、索尼等CMOS厂商推出的48M、64M、108M像素CMOS其传输总线规范更新为MIPI D-PHY V2.0和MIPI C-PHYV1.2，目前仅有国外部分厂商能够非完整支持MIPI D-PHY V2.0和MIPI C-PHY V1.2的传输，传输速率最高只能达到1.5Gbps，所以为了能够在未来支持更多的CMOS芯片检测，有必要开发出支持MIPI D-PHY V2.0和MIPI C-PHY V1.2规范的物理层解码电路。

实用新型内容

针对现有技术的至少一个缺陷或改进需求，本实用新型提供了MIPI 信号接收电路及测试设备，能够实现对MIPI D-PHY V2.0规范和MIPI C-PHY V1.2的信号的接收和解码。

为实现上述目的，按照本实用新型的第一方面，提供了一种MIPI 信号接收电路，包括：信号分离电路、LVDS转CML电路和解码模块，所述信号分离电路包括第一判决电路和第二判决电路；所述第一判决电路和所述第二判决电路的输入端均用于接收MIPI 信号，所述第一判决电路的输出端与所述LVDS转CML电路的一端电连接，所述LVDS转CML电路的另一端与所述解码模块的符合HS信号速率的管脚电连接，所述第二判决电路的输出端与所述解码模块的IO管脚电连接。

优选的，所述第一判决电路为LVDS缓冲器。

优选的，所述第二判决电路为比较器。

优选的，所述MIPI 信号为满足MIPI D-PHY规范的信号。

优选的，所述MIPI 信号为满足MIPI D-PHY V2.0规范的信号。

优选的，所述第一比较器和所述第二比较器的判决门限电压为0.4V至1.2V。

优选的，所述LVDS转CML电路采用电阻网络实现。

优选的，所述解码模块为FPGA模块。

按照本实用新型的第二方面，提供了一种测试设备，包括任一项上述的一种MIPI信号接收电路。

优选的，测试设备还包括测试治具和数据分析处理模块。

总体而言，本实用新型与现有技术相比，能够实现对各类MIPI信号的接收，特别适用于MIPI D-PHY V2.0规范和MIPI C-PHY V1.2的信号的接收和解码，并且传输速率高，具有有益效果：

（1）本方案能够实现物理层协议的解码接收，采用了两种类型的判决电路分别判决HS和LP信号，并在判决后使用LVDS转CML电路将判决电路输出的LVDS信号转换为CML后，接入解码模块的符合HS信号速率的管脚。

（2）判决电路、电阻网络转换电路、FPGA符合HS信号速率的管脚，所能支持的信号带宽均大于4.5Gbps。

（3）三种电路均为DC耦合，不会限制非8b10b编码的RAW图像传输。

（4）HS与LP信号采用不同的判决电路保持了时序的一致性，避免在高速率通信时的时序偏差导致LP与HS模式转换识别错误。

（5）电路网络转换电路将HS判决电路输出的高速LVDS信号无延时地转换为FPGA收发器能接收的电平范围，从而使FPGA在接收HS信号时能够保持和LP信号时序的一致性。

（6）由于采用LVDS BUFFER和电阻网络，电路整体成本低。

（7）以上优点，从而使接收电路能够完整支持MIPI D-PHY V2.0协议规范，也可以支持MIPI D-PHY V2.5协议等MIPI信号。

附图说明

图1是本实用新型实施例的MIPI 信号接收电路的示意图；

图2是本实用新型另一实施例的信号分离电路的示意图；

图3是本实用新型另一实施例的解码模块的示意图；

图4是本实用新型另一实施例的MIPI 信号接收电路的示意图；

图5是本实用新型另一实施例的MIPI 信号接收电路的示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。此外，下面所描述的本实用新型各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

MIPI(移动行业处理器接口)是MIPI联盟发起的为移动应用处理器制定的开放标准。MIPI信号具体包括多种标准，例如MIPI D-PHY信号、MIPI C-PHY信号等。

MIPI D-PHY信号是一种具有物理层协议的专用于视频传输的信号，每帧图像数据包使用HS电平类型传输，帧间空闲时段采用LP电平类型节省功耗。

如图1所示，本实用新型实施例的一种MIPI 信号接收电路，包括：信号分离电路、LVDS转CML电路和解码模块，信号分离电路包括第一判决电路和第二判决电路；第一判决电路和第二判决电路的输入端均用于接收MIPI 信号，第一判决电路的输出端与LVDS转CML电路的一端电连接，LVDS转CML电路的另一端与解码模块的符合HS信号速率的管脚电连接，第二判决电路的输出端与解码模块的IO管脚电连接。

解码模块可以是FPGA模块，也可以是其他支持所接收的MIPI信号通信速率的芯片。例如若接收信号为MIPI D-PHY V2.0信号，则解码模块可以为任何支持MIPI D-PHYV2.0通信速率的芯片。对于FPGA模块，符合HS信号速率的管脚可以是收发器管脚。

信号分离电路通过第一判决电路和第二判决电路将MIPI D-PHY物理层信号的HS和LP两种状态分离。

下面具体说明信号分离电路的优选实现方式。

进一步地，MIPI 信号为MIPI D-PHY信号。

进一步地，MIPI 信号为MIPI D-PHY V2.0信号。

为了更加适用于MIPI D-PHY信号的处理，第一判决电路和第二判决电路的优选实现方式如下。

优选的，如图2所示，第一判决电路包括LVDS缓冲器（LVDS BUFFER芯片）。所述LVDS缓冲器的第一输入端用于接收MIPI D-PHY P信号，第二输入端用于接收MIPI D-PHY N信号，输出端与LVDS转CML电路的一端电连接。第二判决电路包括第一比较器和第二比较器，所述第一比较器的第一输入端用于接收MIPI D-PHY信号的MIPI D-PHY P信号，第二输入端用于接收参考信号，输出端与所述解码模块的IO管脚电连接，第二比较器的第一输入端用于接收MIPI D-PHY信号的MIPI D-PHY N信号，第二输入端用于接收参考信号，输出端与所述解码模块的IO管脚电连接。信号分离电路将MIPI D-PHY物理层信号的HS和LP两种状态分离，使用LVDS BUFFER芯片作为HS信号判决电路，使用高速比较器作为LP信号判决电路。

HS类型信号摆幅为200MV，共模电压为0.2V，LVDS BUFFER芯片能在P减N大于100MV时就能将接收到的信号输出，当P减N为正，则输出的LVDS信号为P高N低，当P减N为负，则输出的LVDS信号为P低N高。

第一判决电路也可以采用其他方式实现，例如使用MC20901芯片，但是该芯片最高的信号速率只能支持2.5Gbps，并非完整支持V2.0带宽（1.5Gbps-4.5Gbps），并且成本相对LVDS缓冲器会更高。

LP类型信号为单端信号，但是传输数据时同样会使用PN两端作为传输，具体为当没有高速HS数据时，LP信号在PN两端均为高电平，且电平为1.2V，当需要进入HS状态发送高速数据时，则需要LP进入HS时序，此时PN两端P优先进入低电平，N后进入低电平，当PN都处于低电平时持续一段时间发送端再使用HS状态发送高速数据波形。所以LP类型信号仅需使用比较器作为判决电路。

优选的，第一比较器和第二比较器的判决门限电压均为0.4V至1.2V。因为判决门限低于0.4V，比较器会在接收到HS信号时也在输出端进行信号跳变，当判决门限高于1.2V时，LP信号无法进行高电平的判决。图5实施例是采用0.6V基准电源提供判决门限电压。

当以上两种判决电路均相应输出分离后的HS和LP信号后，通过FPGA即可依据LP进入HS状态的时序去正常接收HS信号，但是FPGA的LVDS接收管脚无法接收速率超过1.5Gbps的LVDS信号，所以为了能使速率超过1.5Gbps的信号正常接收，则需要使用到FPGA的专用符合HS信号速率的管脚。但是符合HS信号速率的管脚只能接收CML电平，所以需要用到LVDS转CML转换电路。

下面具体说明LVDS转CML电路的优选实现方式。

优选的，LVDS转CML电路采用电阻网络实现。由于此转换电路需要保持LP和HS之间的时序，所以不能在单独对HS信号做LVDS转换CML信号时引入多余的延时。如果使用芯片完成，则芯片电路会带来多余的延时。因此优选采用电阻网络实现。

如图3所示，将转换后的CML信号接入FPGA符合HS信号速率的管脚，判决后的单端LP信号接入FPGA的IO管脚，当FPGA内部的程序检测到LP信号有LP进入HS时序时，再使用内部的程序去解码接收到的CML信号。

图4是本实用新型另一实施例的MIPI 信号接收电路示意图。

本实用新型实施例的MIPI 信号接收电路能够保证LP和HS在分离时能够控制几乎相同的延时，这样使得大于1.5Gbps的V2.0、V2.5规范的MIPI 信号被FPGA正常接收并解码。

本实用新型实施例的一种测试设备，包括任一项上述的一种MIPI 信号接收电路。本申请提供的测试设备可以用于摄像头模组的检测，也可以用作其他会使用到本方案的MIPI信号接收电路的测试场景，本申请对此不做限定。

优选的，测试设备还包括测试治具和数据分析处理模块。

本领域的技术人员容易理解，以上仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种MIPI信号接收电路，其特征在于，包括：信号分离电路、LVDS转CML电路和解码模块，所述信号分离电路包括第一判决电路和第二判决电路；所述第一判决电路和所述第二判决电路的输入端均用于接收MIPI信号，所述第一判决电路的输出端与所述LVDS转CML电路的一端电连接，所述LVDS转CML电路的另一端与所述解码模块的符合HS信号速率的管脚电连接，所述第二判决电路的输出端与所述解码模块的IO管脚电连接。

2.如权利要求1所述的MIPI 信号接收电路，其特征在于，所述第一判决电路包括LVDS缓冲器，所述LVDS缓冲器的第一输入端用于接收MIPI D-PHY P信号，第二输入端用于接收MIPI D-PHY N信号，输出端与所述LVDS转CML电路的一端电连接。

3.如权利要求1所述的MIPI 信号接收电路，其特征在于，所述第二判决电路包括第一比较器和第二比较器，所述第一比较器的第一输入端用于接收MIPI D-PHY信号的MIPI D-PHY P信号，第二输入端用于接收参考信号，输出端与所述解码模块的IO管脚电连接，第二比较器的第一输入端用于接收MIPI D-PHY信号的MIPI D-PHY N信号，第二输入端用于接收参考信号，输出端与所述解码模块的IO管脚电连接。

4.如权利要求1所述的MIPI 信号接收电路，其特征在于，所述MIPI 信号为满足MIPID-PHY规范的信号。

5.如权利要求4所述的MIPI 信号接收电路，其特征在于，所述MIPI 信号为满足MIPID-PHY V2.0规范的信号。

6.如权利要求3所述的MIPI 信号接收电路，其特征在于，所述第一比较器和所述第二比较器的判决门限电压均为0.4V至1.2V。

7.如权利要求1所述的MIPI 信号接收电路，其特征在于，所述LVDS转CML电路采用电阻网络实现。

8.如权利要求1所述的MIPI 信号接收电路，其特征在于，所述解码模块为FPGA模块。

9.一种测试设备，其特征在于，包括如权利要求1至8任一项所述的一种MIPI 信号接收电路。

10.如权利要求9所述的测试设备，其特征在于，还包括测试治具和数据分析处理模块。

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