CN214313201U - 具有内埋芯片的多像素封装结构及应用其的电子装置 - Google Patents

Abstract

本申请公开一种具有内埋芯片的多像素封装结构及应用其的电子装置，其中具有内埋芯片的多像素封装结构包括一多层线路板、多个像素、一保护层以及一控制芯片。多个像素在多层线路板上排成矩阵，其中每一像素包括不同颜色的多个发光元件，保护层形成于多层线路板上，且覆盖多个所述像素，控制芯片内埋于多层线路板中，且与每一像素的多个发光元件电性连接，以使每一像素产生一目标发光特性。本申请相比现有技术，具有更好的发光效果，且更加满足小型化要求。

Description

具有内埋芯片的多像素封装结构及应用其的电子装置

技术领域

本申请涉及一种多像素封装结构，特别是涉及一种具有内埋芯片的多像素封装结构以及应用其的电子装置。

背景技术

发光二极管(light emitting diode，LED)具备体积小、发光效率高、低耗能、环保等多项优点，且可以发出各种色光，因此LED封装产品现已被广泛应用于各种电子装置。实际应用时，LED封装产品会将多个相同或不同色光的LED搭配使用，以产生所需的发光效果；而为了很好的控制多个LED各自的发光特性，目前常见的方式是将一个独立IC芯片与多个LED封装在单层电路板上。

然而，在上述的构造下，IC芯片、多个LED与电路板之间的电性连接一般是通过打线接合(wire bonding)方式实现，这样就需要在电路板上预留打线空间，导致多个LED的安装间距无法缩得更小，而不利产品的小型化。此外，在IC芯片的存在下，沿某些角度出射的光线可能会被独立IC遮挡到，使得LED封装产品的发光效果(如白平衡)受到影响。此外，打线工艺不仅会增加生产上的复杂度，而且所形成的导线在应力作用下容易发生断裂，造成LED封装产品的信赖性不佳。

实用新型内容

本申请所要解决的技术问题在于，针对现有技术的不足提供一种具有内埋芯片的多像素封装结构，以及应用此具有内埋芯片的多像素封装结构的电子装置，例如穿戴式电子装置。

为了解决上述的技术问题，本申请所采用的其中一技术方案是提供一种具有内埋芯片的多像素封装结构，其包括一多层线路板、多个像素、一保护层以及一控制芯片。多个所述像素在所述多层线路板上排成一M×N矩阵，其中M和N为大于1的整数，且每一所述像素包括不同颜色的多个发光元件。所述保护层形成于所述多层线路板上，且覆盖多个所述像素。所述控制芯片内埋于所述多层线路板中，且与每一所述像素的多个所述发光元件电性连接，以使每一所述像素产生一目标发光特性。

更进一步地，所述多层线路板包括一基础层，其具有一第一表面、一相对于所述第一表面的第二表面以及一贯穿所述第一表面与所述第二表面的开槽，且所述控制芯片设置于所述开槽内。

更进一步地，所述控制芯片的一外周面与所述开槽的一内壁面界定出一环形空间，其具有10微米至100微米的宽度。

更进一步地，所述基础层的厚度小于所述控制芯片的高度0微米至20微米。

更进一步地，所述多层线路板还包括一填充于所述环形空间的填隙层，且所述控制芯片被所述填隙层固定住。

更进一步地，所述控制芯片具有一主动面，所述主动面与所述外周面相互垂直且位于所述基础层的所述第一表面的附近，且所述主动面具有多个电性接点。每一所述像素的多个所述发光元件的数量为L个，且多个所述电性接点的数量为M×N×L个。

更进一步地，所述多层线路板的底部包括多个连接垫，且多个所述连接垫的数量少于M×N×L个。

更进一步地，所述多层线路板还包括多个上图案化金属层以及多个下图案化金属层，多个所述上图案化金属层层叠于所述基础层的所述第一表面上，多个所述下图案化金属层层叠于所述基础层的所述第二表面上，且所述控制芯片与多个所述上图案化金属层和多个所述下图案化金属层之间相互电性连接。多个所述像素设置于最外侧的所述上图案化金属层上。

更进一步地，所述多层线路板还包括多个胶合层，其中一个所述胶合层形成于所述基础层的所述第一表面与最内侧的所述上图案化金属层之间，另外一个所述胶合层形成于所述基础层的所述第二表面与最内侧的所述下图案化金属层之间，且所述环形空间被其中一个所述胶合层与另外一个所述胶合层封闭。

更进一步地，所述填隙层、其中一个所述胶合层与另外一个所述胶合层结合成一体。

更进一步地，相邻的两个所述上图案化金属层之间形成有一上绝缘芯层，其具有多个上导通孔，用以连接相邻的两个所述上图案化金属层。相邻的两个所述下图案化金属层之间形成有一下绝缘芯层，其具有多个下导通孔，用以连接相邻的两个所述下图案化金属层。

更进一步地，所述控制芯片具有一位于所述基础层的所述第一表面附近的主动面，且所述主动面具有多个电性接点。每一所述上图案化金属层包括一内侧线路以及一位于所述内侧线路周边的外侧线路，每一所述像素的多个所述发光元件与最外侧的所述上图案化金属层的所述内侧线路电性连接，并通过其余的所述上图案化金属层的所述内侧线路与相对应的所述电性接点电性连接。最外侧的所述下图案化金属层定义出多个连接垫，其余的所述下图案化金属层包括一外侧线路，且其中一部分的所述连接垫通过其余的所述下图案化金属层的所述外侧线路与其中一部分的所述电性接点电性连接，另外一部分的所述连接垫通过其余的所述下图案化金属层的所述外侧线路和多个所述上图案化金属层的所述外侧线路与另外一部分的所述电性接点电性连接。

为了解决上述的技术问题，本申请所采用的另外再一技术方案是提供一种电子装置，其使用具有上述构造的具有内埋芯片的多像素封装结构。

本申请的其中一有益效果在于，本申请所提供的具有内埋芯片的多像素封装结构，其能通过“多个所述像素在所述多层线路板上排成一M×N矩阵”以及“所述控制芯片内埋于所述多层线路板中，且与每一所述像素的多个所述发光元件电性连接，以使每一所述像素产生一目标发光特性”的技术特征，以达到实际应用所需的发光效果，同时满足小型化要求。

为使能更进一步了解本申请的特征及技术内容，请参阅以下有关本申请的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本申请加以限制。

附图说明

图1为本申请的具有内埋芯片的基板结构的立体组合示意图。

图2为本申请的具有内埋芯片的基板结构的其中一立体分解示意图。

图3为本申请的具有内埋芯片的基板结构的另外一立体分解示意图。

图4为本申请的具有内埋芯片的基板结构中第二上绝缘芯层与第二上图案化金属层的俯视示意图。

图5为本申请的具有内埋芯片的基板结构中第一上绝缘芯层与第一上图案化金属层的俯视示意图。

图6为本申请的具有内埋芯片的基板结构中基础层与控制芯片的俯视示意图。

图7为本申请的具有内埋芯片的基板结构中第一下绝缘芯层与第一下图案化金属层的仰视示意图。

图8为本申请的具有内埋芯片的基板结构中第二下绝缘芯层与第二下图案化金属层的仰视示意图。

图9为沿图1的IX-IX剖线的剖面示意图。

图10为沿图1的X-X剖线的剖面示意图。

图11为本申请第二实施例的单像素封装结构的其中一立体组合示意图。

图12为本申请第二实施例的单像素封装结构的另外一立体组合示意图。

图13为本申请第二实施例的单像素封装结构的其中一立体局部分解示意图。

图14为本申请第二实施例的单像素封装结构的另外一立体局部分解示意图。

图15为本申请第三实施例的单像素封装结构的立体示意图。

图16为本申请第三实施例的单像素封装结构的俯视示意图。

图17至图25为本申请的具有内埋芯片的基板结构的制造过程示意图。

图26为本申请第四实施例的多像素封装结构的立体示意图。

图27为本申请第四实施例的多像素封装结构的立体局部分解示意图。

图28为本申请第四实施例的多像素封装结构的剖面示意图。

图29为本申请第四实施例的多像素封装结构的其中一部分的俯视示意图。

图30为本申请第四实施例的多像素封装结构的另外一部分的俯视示意图。

图31为本申请第四实施例的多像素封装结构的另外再一部分的俯视示意图。

图32为本申请第四实施例的多像素封装结构的其中一部分的仰视示意图。

图33为本申请第四实施例的多像素封装结构的另外一部分的仰视示意图。

图34为本申请第五实施例的多像素封装结构的其中一立体组合示意图。

图35为本申请第五实施例的多像素封装结构的另外一立体组合示意图。

图36为本申请第五实施例的多像素封装结构的其中一立体分解示意图。

图37为本申请第五实施例的多像素封装结构的另外一立体局部分解示意图。

图38为本申请第五实施例的多像素封装结构的剖面示意图。

具体实施方式

以下是通过特定的具体实施例来说明本申请所公开有关“具有内埋芯片的多像素封装结构及应用其的电子装置”的实施方式，本领域技术人员可由本说明书所公开的内容了解本申请的优点与效果。本申请可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不背离本申请的构思下进行各种修改与变更。另外，本申请的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本申请的相关技术内容，但所公开的内容并非用以限制本申请的保护范围。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。

第一实施例

参阅图1至图10，本申请第一实施例提供一种具有内埋芯片的基板结构Z1，其主要包括一基础层1、一控制芯片2、一第一上绝缘芯层3a及一第一下绝缘芯层3b，控制芯片2内埋于基础层1，第一上绝缘芯层3a与第一下绝缘芯层3b形成于基础层1上，用以封装控制芯片2。本申请的基板结构Z1可应用于电路板，但不限于此。

如图2、图3、图6及图9所示，基础层1具有一第一表面11、一相对于第一表面11的第二表面12及一贯穿第一表面11与第二表面12的开槽13，第一表面11例如为上表面，第二表面12例如为下表面。控制芯片2设置于开槽13内，且一填隙层F填充于开槽13的剩余空间以固定住控制芯片2。进一步而言，基础层1的开槽13具有一内壁面131，控制芯片2具有一外周面21，其与开槽13的内壁面131共同界定出一环形空间AS，而环形空间AS的宽度为10微米至100微米，优选为30微米至50微米。

第一上绝缘芯层3a与第一下绝缘芯层3b分别设置于基础层1的第一表面11与第二表面12上，使得环形空间AS被第一上绝缘芯层3a与第一下绝缘芯层3b封闭。在本实施例中，填隙层F可以独立地存在，也可以和第一上绝缘芯层3a与第一下绝缘芯层3b结合成一体。在一些实施例中，填隙层F为第一上绝缘芯层3a与第一下绝缘芯层3b各自填入环形空间AS的一部分所形成。

在上述的结构下，第一上绝缘芯层3a与第一下绝缘芯层3b可将基础层1的环形空间AS封闭，且填隙层F可将控制芯片2可靠地固定住；借此，配合将环形空间AS的宽度控制在10微米至100微米之间，第一上绝缘芯层3a与第一下绝缘芯层3b可为控制芯片2提供足够的缓冲和保护，以确保控制芯片2正常工作。在本实施例中，基础层1的厚度小于或等于控制芯片2的高度，优选基础层1的厚度与控制芯片2的高度相差约0微米至20微米，更优选为相差15微米；第一上绝缘芯层3a与第一下绝缘芯层3b的厚度比可为1:1。

此外，基础层1的材料不同于第一上绝缘芯层3a与第一下绝缘芯层3b的材料，举例来说，基础层1可为一BT(Bismaleimide-Triazine，双马来酰亚胺-三嗪)树脂或具有增强材料(如玻璃纤维)的BT树脂所形成，第一上绝缘芯层3a与第一下绝缘芯层3b各可为一PP(Prepreg)胶片所形成，控制芯片2可为发光二极管(LED)的驱动控制芯片。然而，本申请不以上述所举的例子为限。

实际应用时，如图2、图3、图5及图7所示，本申请的基板结构Z1可进一步包括一第一上图案化金属层4a及一第一下图案化金属层4b，第一上图案化金属层4a可设置于第一上绝缘芯层3a上，第一下图案化金属层4b可设置于第一下绝缘芯层3b上；第一上图案化金属层4a与第一下图案化金属层4b定义出信号传输线路及/或信号传输介面，第一上图案化金属层4a与第一下图案化金属层4b的材料可为铜，但不限于此。

在本实施例中，如图5至7及图9所示，控制芯片2具有一主动面22及一背面(未标号)，其中主动面22的位置对应基础层1的第一表面11，且主表面22上形成有多个电性接点221，用以接收或传输电信号，背面的位置对应基础层1的第二表面12，且背面上不存在电性接点。第一上图案化金属层4a作为线路重布层，其具有多个芯片连接垫41a及多个第一上导电垫42a，其中多个芯片连接垫41a可将控制芯片2的多个电性接点引出，而多个第一上导电垫42a可作为信号传递路径的中途点。第一下图案化金属层4b具有一金属网格层41b及多个邻近于金属网格层41b的第一下导电垫42b，其中金属网格层41b不具有电性功能，其作用在使基础层1的上下两侧的金属存在量相近，避免基板结构Z1在受热压时发生翘曲，而多个第一下导电垫42b也可作为信号传递路径的中途点。

在本申请的一实施例中说，如图10所示，基础层1中具有多个中间导通孔14，其可位于开槽13的附近；并且，基础层1的第一表面11与第二表面上分别形成有多个第一中间导电垫111与多个第二中间导电垫121，其与多个中间导通孔14上下相对应，其中每一个中间导通孔14的上、下两端分别连接所对应的第一中间导电垫111与第二中间导电垫121，以构成板厚方向上的一信号传递路径。多个中间导通孔14的材料可为铜，但不限于此。值得一提的是，从结构设计要求和制造工艺方面考虑，中间导通孔14可以存在至少一未被树脂所填满的空隙141。

如图5至图7及图9所示，第一上绝缘芯层3a具有多个第一上导通孔31a，其中几个第一上导通孔31a与第一上图案化金属层4a的多个芯片连接垫41a及控制芯片2的多个电性接点221上下相对应，即分别连接于多个芯片连接垫41a与多个电性接点221之间；另外几个第一上导通孔31a则与第一上图案化金属层4a的多个第一上导电垫42a及多个第一中间导电垫111上下相对应，即分别连接于多个第一上导电垫42a与多个第一中间导电垫111之间。第一下绝缘芯层3b具有多个第一下导通孔31b，其与多个第二中间导电垫121及第一下图案化金属层4b的多个第一下导电垫42b上下相对应，即分别连接于多个第二中间导电垫121与多个第一下导电垫42b之间。多个第一上导通孔31a与多个第一下导通孔31b的材料可为铜，但不限于此。

如图2至图4及图7所示，本申请的基板结构Z1可进一步包括一第二上绝缘芯层5a及一第二下绝缘芯层5b，以帮助线路增层；第二上绝缘芯层5a设置于第一上图案化金属层4a上，第二下绝缘芯层5b设置于第一下图案化金属层4b上。在本实施例中，第二上绝缘芯层5a与第二下绝缘芯层5b的厚度比可为1:1.2，第二上绝缘芯层5a与第二下绝缘芯层5b各可为一PP(Prepreg)胶片所形成，但不限于此。因此，基板结构Z1可进一步包括一第二上图案化金属层6a及一第二下图案化金属层6b，第二上图案化金属层6a设置于第二上绝缘芯层5a上，第二下图案化金属层6b设置于第二下绝缘芯层5b上；第二上图案化金属层6a与第二下图案化金属层6b定义出信号传输线路、信号传输介面及/或外部电子装置和功能性电子组件的连接介面，第二上图案化金属层6a与第二下图案化金属层6b的材料可为铜，但不限于此。关于第二上图案化金属层6a与第二下图案化金属层6b的技术特征，将在以下实施例中做详细的描述。

实际应用时，本申请的基板结构Z1可进一步包括至少一防焊层(图未示)，防焊层可形成于第二上图案化金属层6a上，并外露出第二上图案化金属层6a的一部分(如连接介面)，或者防焊层可以避开第二下图案化金属层6b的方式形成于第二下绝缘芯层5b上。

综上所述，本实施例的有益效果在于，基板结构能通过“控制芯片设置于基础层的开槽内，并界定出一宽度为30微米至50微米的环形空间，其中第一上绝缘芯层的一部分与第一下绝缘芯层的一部分填充于环形空间并结合成一体”的技术特征，以为控制芯片提供足够的缓冲和保护，确保控制芯片正常工作。更进一步来说，由于控制芯片被独立封装于基板结构中，且多个发光元件被以覆晶方式安装于基板结构上，基板结构的面积可以缩小至少60％，且多个发光元件的间距可以缩得更小。因此，当本申请的发光装置应用于显示器时，可以提高显示器的显示效果和观赏性。

第二实施例

参阅图11至图14，并配合图2至图5所示，本申请第二实施例提供一种单像素封装结构D1，其采用覆晶(flip chip)封装技术；单像素封装结构D1包括一基板结构Z1、多个发光元件及一保护层9，多个的发光元件设置于基板结构Z1上，保护层9覆盖多个的发光元件。关于基板结构Z1的技术细节，大致上可参考第一实施例所述，故在此不再加以赘述。在本实施例中，多个发光元件分别为一第一发光元件8a、一第二发光元件8b及一第三发光元件8c，其设置于基板结构Z1的第二上图案化金属层6a上，并以等间距排成一列，但不限于此。

在本申请的一实施例中说，第二上图案化金属层6a具有一共用电极61及多个独立电极62a。第一发光元件8a、第二发光元件8b与第三发光元件8c各为一覆晶式LED芯片，且各具有一第一电极81a、81b、81c及一第二电极82a、82b、82c，其中第一电极81a、81b、81c具有相同极性(如阳极)，且都接合(bond)于共用电极61a上，第二电极82a、82b、82c具有相同极性(如阴极)，且分别接合于多个独立电极62a上。借此，在第二上图案化金属层6a上不需要预留打线空间，有助于缩小多个发光元件之间的间距；此外，在省去打线工艺的情况下，单像素封装结构D1的信赖性可以获得提升。

第二上绝缘芯层5a具有多个第二上导通孔51a，每一个第二上导通孔51a的一端连接第二上图案化金属层6a的共用电极61或独立电极62a，且另一端连接第一上图案化金属层4a的芯片连接垫41a或第一上导电垫42a，以构成板厚方向上的一信号传递路径。多个第二上导通孔51a的材料可为铜，但不限于此。

实际应用时，第一发光元件8a用以发出红光，为此目的，第一发光元件8a可为一红光LED芯片，或者为一蓝光LED芯片与一形成于蓝光LED芯片上的波长转换层所构成，其中波长转换层可具有红色荧光粉。第二发光元件8b用以发出绿光，为此目的，第二发光元件8b可为一绿光LED芯片，或者为一蓝光LED芯片与一形成于蓝光LED芯片上的波长转换层所构成，其中波长转换层可具有绿色荧光粉。第三发光元件8c用以发出蓝光，为此目的，第三发光元件8c可为一蓝光LED芯片。借此，第一发光元件8a、第二发光元件8b与第三发光元件8c所发出的不同色光于均匀混光后可以产生白光。然而，本申请不以上述所举的例子为限，本领域技术人员可根据实际需求改变发光元件的发光颜色和实现方式。

另外，基板结构Z1的第二下图案化金属层6b具有多个分离的连接垫61b；使用时，本申请的单像素封装结构D1可通过多个连接垫61b安装于一电路母板(图未示)上。第二下绝缘芯层5b具有多个第二下导通孔51b，每一个第二下导通孔51b的一端连接第一下图案化金属层4b的第一下导电垫42b，且另一端连接第二下图案化金属层6b的连接垫61b，以构成板厚方向上的一信号传递路径。多个第二下导通孔51b的材料可为铜，但不限于此。

在本实施例中，单像素封装结构D1有第一防焊层7a及第二防焊层7b，第一防焊层7a可设置于第二上图案化金属层6a上，并外露出共用电极61a与多个独立电极62a，第二防焊层7b可设置于第二下绝缘芯层5b上，并外露出多个连接垫61b。

综上所述，本实施例的有益效果在于，单像素封装结构将多个发光元件设置于具有如第一实施例所述的基板结构上，可以满足小型化的设计要求，同时可以优化发光效果。

第三实施例

参阅图15至图16，本申请第三实施例提供一种单像素封装结构D1，其采用打线封装技术；单像素封装结构D1包括一基板结构Z1、多个发光元件及一保护层9，多个的发光元件设置于基板结构Z1上，保护层9覆盖多个的发光元件。关于基板结构Z1与多个发光元件的技术细节，大致上可参考第一和第二实施例所述，故在此不再加以赘述。

在本实施例中，第一发光元件8a可为一垂直式红光LED芯片，且设置于其中一个独立电极62a上；第一发光元件8a具有一第一电极81a及一第二电极81b，其中第一电极81a位于第一发光元件8a的顶部，且通过导线W与共用电极61a电性连接，第二电极81b位于第一发光元件8a的底部，且接合于所对应的独立电极62a上。第二发光元件8b可为一水平式绿光LED芯片，且设置于另外一个独立电极62a上；第二发光元件8b具有一第一电极81b及一第二电极82b，其中第一电极81b与第二电极82b都位于第二发光元件8b的顶部，且分别通过导线W与共用电极61a及所对应的独立电极62a电性连接。第三发光元件8c可为一水平式蓝光LED芯片，且设置于另外再一个独立电极62a上；第三发光元件8c具有一第一电极81c及一第二电极82c，其中第一电极81c与第二电极82c都位于第三发光元件8c的顶部，且分别通过导线W与共用电极61a及所对应的独立电极62a电性连接。然而，以上所述只是发光元件的可行实施方式，而并非用以限定本申请。

在本实施例中，单像素封装结构D1只有第二防焊层7b，第二防焊层7b可设置于第二下绝缘芯层5b上，并外露出多个连接垫61b。

综上所述，本实施例的有益效果在于，单像素封装结构将多个发光元件设置于具有如第一实施例所述的基板结构上，可以满足小型化的设计要求，同时可以优化发光效果。

具有内埋芯片的基板结构的制造方法

参阅图17至图25，本申请的具有内埋芯片的基板结构可由以下步骤所制成。首先，提供一基础层1，其具有一开槽13；开槽13可通过雷射加工方式形成，但不限于此。然后，将基础层1结合于一暂时性载体T(如聚酰亚胺胶片)上，再通过暂时性载体T将控制芯片2设置于基础层1的开槽13内。然后，先形成一第一上绝缘芯层3a于基础层1的第一表面11上，其中第一上绝缘芯层3a的一部分填入开槽13的环形空间AS，再形成一第一上金属层4A于第一上绝缘芯层3a上。然后，移除暂时性载体T，并将获得的半成品倒置。

然后，先形成一第一下绝缘芯层3b于基础层1的第二表面12上，其中第一下绝缘芯层3b的一部分也填入开槽13的环形空间AS，使得环形空间AS形成有一填隙层F，再形成一第一下金属层4B于第一下绝缘芯层3b上。然后，形成多个第一上贯孔UH1贯穿第一上绝缘芯层3a与第一上金属层4A，并形成多个第一下贯孔LH1贯穿第一下绝缘芯层3b与第一下金属层4B。然后，分别于每个第一上贯孔UH1内填入一导电材料，以及分别于每个第一下贯孔LH1内填入一导电材料，使得第一上绝缘芯层3a具有多个第一上导通孔31a且第一下绝缘芯层3b具有多个第一下导通孔31b，并使得第一上金属层4A与第一下金属层4B分别形成一第一上图案化金属层4a与一第一下图案化金属层4b。

然后，先分别形成一第二上绝缘芯层5a与一第二下绝缘芯层5b于第一上图案化金属层4a与第一下图案化金属层4b上，再分别形成一第二上金属层6A与一第二下金属层6B于第二上绝缘芯层5a与第二下绝缘芯层5b上。分别于每个第二上贯孔UH2内填入一导电材料，以及分别于每个第二下贯孔LH2内填入一导电材料，使得第二上绝缘芯层5a具有多个第二上导通孔51a且第二下绝缘芯层5b具有多个第二下导通孔51b，并使得第二上金属层6A与第二下金属层6B分别形成一第二上图案化金属层6a与一第二下图案化金属层6b。

第四实施例

参阅图26至图28所示，本申请第四实施例提供一种多像素封装结构D2，其是由多个如第二实施例所述的单像素封装结构D1以矩阵方式紧密地排列在一起而形成。在本实施例中，多个单像素封装结构D1是排成一M×N矩阵(M排N列的矩阵)，M和N各为大于1的整数，而在实际应用时，可以根据所要达到的发光效果来改变矩阵的形式。

配合图29至图33所示，每一单像素封装结构D1可包括一如第一实施例所述的基板结构Z1、多个发光元件8、及一保护层9，多个发光元件8设置于基板结构Z1上并构成一像素P，保护层9覆盖多个发光元件8。进一步而言，每一单像素封装结构D1的基板结构Z1可包括一基础层1、一控制芯片2、一第一上绝缘芯层3a、一第一下绝缘芯层3b、一第一上图案化金属层4a、一第一下图案化金属层4b、一第二上绝缘芯层5a、一第二下绝缘芯层5b、一第二上图案化金属层6a及一第二下图案化金属层6b。控制芯片2内埋于基础层1，第一上绝缘芯层3a与第一下绝缘芯层3b分别设置于基础层1的两相对表面上，用以封装控制芯片2。第一上图案化金属层4a可设置于第一上绝缘芯层3a上，且第一下图案化金属层4b可设置于第一下绝缘芯层3b上，用以定义出信号传输线路及/或信号传输介面。第二上绝缘芯层5a设置于第一上图案化金属层4a上，且第二下绝缘芯层5b设置于第一下图案化金属层4b上，用以帮助线路增层。第二上图案化金属层6a设置于第二上绝缘芯层5a上，且第二下图案化金属层6b设置于第二下绝缘芯层5b上，用以定义出信号传输线路、信号传输介面及/或外部电子装置和功能性电子组件的连接介面。更多的细部特征可参考在前实施例所述，故在此不再加以赘述。

另外，在每一像素P中发光元件8的数量为3个，其分别发出红光、绿光和蓝光；各发光元件8的细部特征及其与相对应的基板结构Z1的连接方式可参考在前实施例所述，故在此不再加以赘述。需要说明的是，本领域技术人员可根据实际需求改变每一像素P中发光元件8的发光颜色和实现方式。

实际应用时，多个像素P可通过各自的控制芯片2而被施加不同的驱动条件，以分别产生不同的发光特性(如颜色或亮度)，或产生同一目标发光特性。

第五实施例

参阅图34至图38，本申请第五实施例提供一种多像素封装结构D2，其包括一多层线路板Z2、多个像素P、一保护层9’及一控制芯片2’。多个像素P设置于多层线路板Z2上，并排成一M×N矩阵，M和N为大于1的整数，其中每一像素P包括不同颜色的多个发光元件8’；保护层9’形成于多层线路板Z2上，且覆盖多个像素P；控制芯片2’内埋于多层线路板Z2中，且与每一像素P的多个发光元件8’电性连接。实际应用时，控制芯片2’可对多个像素P施加不同的驱动条件，以使每一像素P产生一目标发光特性(如颜色或亮度)。虽然在图26及图28中显示多像素封装结构D2包括16个像素P并排成4×4矩阵，但是实际上可以根据所要达到的发光效果来改变像素P的数量和排列方式。

在本实施例中，多层线路板Z2上可形成有多个连接介面(如电极和连接垫)及多个信号传输介面(如内部互联机路和导电结构)，多层线路板Z2并包括一基础层1’，其中基础层1’具有一第一表面11’(如上表面)、一相对于第一表面11’的第二表面12’(如下表面)及一贯穿第一表面11’与第二表面12’的开槽13’，且控制芯片2’设置于开槽13’内。多个像素P可分别设置于多层线路板Z2的多个连接介面上，其中每一像素P所包括发光元件8’的数量为3个，其分别发出红光、绿光和蓝光；各发光元件8’的细部特征可参考第二和第三实施例所述，故在此不再加以赘述。需要说明的是，本领域技术人员可根据实际需求改变每一像素P中发光元件8’的发光颜色和实现方式。

进一步而言，如图38所示，基础层1’的开槽13’具有一内壁面131’，控制芯片2’具有一外周面21’，且外周面21’与内壁面131’共同界定出一环形空间AS，环形空间AS的宽度可为10微米至100微米，优选为30微米至50微米。又，在环形空间AS中可填充有一填隙层F，以固定住控制芯片2’。此外，基础层1’的厚度可小于或等于控制芯片2’的高度，优选基础层1’的厚度与控制芯片2’的高度相差约0微米至20微米，更优选为相差15微米；基础层1’的基底可为BT树脂，但不限于此。

复参阅图35及图36，实际应用时，多层线路板Z2还包括多个上图案化金属层4’a及多个下图案化金属层4’b，多个上图案化金属层4’a层叠于基础层1’的第一表面11’上，其中在最外侧的上图案化金属层4’a上设有多个像素P，多个下图案化金属层4’b层叠于基础层1’的第二表面12’上，其中最外侧的下图案化金属层4’b定义出多个连接垫42’b。多个上图案化金属层4’a与多个上图案化金属层4’a可为导电性较好的金属(如铜)所形成，但不限于此。控制芯片2’与多个上图案化金属层4’a和多个下图案化金属层4’b之间相互电性连接，控制芯片2’可通过多个下图案化金属层4’b接收外部信号，或者，控制芯片2’可通过多个上图案化金属层4’a与多个下图案化金属层4’b接收外部信号；并且，控制芯片2’可根据所接收的外部信号来控制多个像素P各自的发光效果。

多层线路板Z2还包括至少一上绝缘芯层3’a及至少一下绝缘芯层3’b，至少一上绝缘芯层3’a设置于多个上图案化金属层4’a之间，至少一下绝缘芯层3’b设置于多个下图案化金属层4’b之间。至少一上绝缘芯层3’a与至少一下绝缘芯层3’b各可为一PP(Prepreg)胶片所形成，但不限于此。

进一步而言，相邻的两个上图案化金属层4’a之间形成有一上绝缘芯层3’a，且上绝缘芯层3’a具有多个上导通孔31’a，以连接相邻的两个上图案化金属层4’a；相邻的两个下图案化金属层4’b之间形成有一下绝缘芯层3’b，且下绝缘芯层3’b具有多个下导通孔31’b，以连接相邻的两个下图案化金属层4’b。另外，基础层1’具有多个中间导通孔14’，其可位于开槽13’的附近，以连接最内侧的上图案化金属层4’a与最内侧的下图案化金属层4’b。上导通孔31’a、下导通孔31’b与中间导通孔14’的材料可为导电性较好的金属(如铜)所形成，但不限于此。

进一步而言，控制芯片2’具有一主动面22’，主动面22’与外周面21’相互垂直且位于基础层1’的第一表面11’的附近，且主动面22’具有多个电性接点221’。另外，每一上图案化金属层4’a包括一内侧线路41’a及一位于内侧线路41’a周边的外侧线路42’a，每一像素P的多个发光元件8’与最外侧的上图案化金属层4’a的内侧线路41’a电性连接，并通过其余的上图案化金属层4’a的内侧线路41’a与相对应的电性接点221’电性连接。最外侧的下图案化金属层4’b定义出多个连接垫42’b，其余的下图案化金属层4’b包括一外侧线路42’a，且其中一部分的连接垫42’b通过其余的下图案化金属层4’b的外侧线路42’a与其中一部分的电性接点221’电性连接，另外一部分的连接垫42’b通过其余的下图案化金属层4’b的外侧线路42’a与多个上图案化金属层4’a的外侧线路42’a与另外一部分的电性接点221’电性连接。

实际应用时，如图36及图37所示，上图案化金属层4’a的内侧线路41’a及外侧线路42’a、下图案化金属层4’b的外侧线路42’a、上绝缘芯层3’a的上导通孔31’a、下绝缘芯层3’b的下导通孔31’b与基础层1’的中间导通孔14’可构成多个第一信号路径及多个第二信号路径，从连接垫42’b接收的外部信号可通过第一信号路径传递至控制芯片2’，而控制芯片2’所发出的控制信号可通过第二信号路径传递至发光元件8’。又，最外侧的上图案化金属层4’a的内侧线路41’a可包过多个共用部分411’a及多个独立部分412’a；在每一像素P中，多个发光元件8’的第一电极(图未示)与相对应的一或两个共用部分411’a电性连接，多个发光元件8’的第二电极(图未示)分别与相对应的多个独立部分412’a电性连接。

此外，根据实际需要，至少一上图案化金属层4’a可通过一胶合层AL并以热压合方式形成于基础层1’或相邻的上绝缘芯层3’a上，至少一下图案化金属层4’b也可通过一胶合层AL并以热压合方式形成于基础层1’或相邻的下绝缘芯层3’b上；胶合层AL可采用相对于上绝缘芯层3’a或下绝缘芯层3’b具有高密着性的材料形成，但不限于此。在本实施例中，位于基础层1’与最内侧的上图案化金属层4’a之间的胶合层AL的一部分及位于基础层1’与最内侧的下图案化金属层4’b之间的胶合层AL的一部分可填入环形空间AS而形成填隙层F，但本申请并不限制于此。

复参阅图36及图37所示，多层线路板Z2还包括还可包括一第一防焊层7’a及一第二防焊层7’b，第一防焊层7’a可形成于最外侧的上图案化金属层4’a上，并外露出多个共用部分411’a及多个独立部分412’a，第二防焊层7’b可形成于最外侧的下图案化金属层4’b上，并外露出多个连接垫42’b。

值得注意的是，在上述构造下，控制芯片2’具有多个电性接点221’，多层线路板Z2的底部包括多个连接垫42’b，且多个连接垫42’b的数量会少于多个电性接点221’的数量。进一步而言，若每一像素P的多个发光元件8’的数量为L个(3个)，则多个电性接点221’的数量为M×N×L个(4×4×3个)。多层线路板Z2的底部包括多个连接垫42’b，且多个连接垫42’b的数量少于M×N×L个(36个)。

本实施例的有益效果在于，具有内埋芯片的多像素封装结构能通过“多个所述像素在所述多层线路板上排成一M×N矩阵”以及“所述控制芯片内埋于所述多层线路板中，且与每一所述像素的多个所述发光元件电性连接，以使每一所述像素产生一目标发光特性”的技术特征，以达到实际应用所需的发光效果，同时满足小型化要求。

以上所公开的内容仅为本申请的优选可行实施例，并非因此局限本申请的权利要求书的保护范围，所以凡是运用本申请说明书及附图内容所做的等效技术变化，均包含于本申请的权利要求书的保护范围内。

Claims (13)

1.一种具有内埋芯片的多像素封装结构，其特征在于，所述具有内埋芯片的多像素封装结构包括：

一多层线路板；

多个像素，在所述多层线路板上排成一M×N矩阵，其中M和N为大于1的整数，且每一所述像素包括不同颜色的多个发光元件；

一保护层，形成于所述多层线路板上，且覆盖多个所述像素；以及

一控制芯片，内埋于所述多层线路板中，且与每一所述像素的多个所述发光元件电性连接，以使每一所述像素产生一目标发光特性。

2.根据权利要求1所述的具有内埋芯片的多像素封装结构，其特征在于，所述多层线路板包括一基础层，其具有一第一表面、一相对于所述第一表面的第二表面以及一贯穿所述第一表面与所述第二表面的开槽，且所述控制芯片设置于所述开槽内。

3.根据权利要求2所述的具有内埋芯片的多像素封装结构，其特征在于，所述控制芯片的一外周面与所述开槽的一内壁面界定出一环形空间，其具有10微米至100微米的宽度。

4.根据权利要求3所述的具有内埋芯片的多像素封装结构，其特征在于，所述基础层的厚度小于所述控制芯片的高度0微米至20微米。

5.根据权利要求3所述的具有内埋芯片的多像素封装结构，其特征在于，所述多层线路板还包括一填充于所述环形空间的填隙层，且所述控制芯片被所述填隙层固定住。

6.根据权利要求3所述的具有内埋芯片的多像素封装结构，其特征在于，所述控制芯片具有一主动面，所述主动面与所述外周面相互垂直且位于所述基础层的所述第一表面的附近，且所述主动面具有多个电性接点；其中，每一所述像素的多个所述发光元件的数量为L个，且多个所述电性接点的数量为M×N×L个。

7.根据权利要求6所述的具有内埋芯片的多像素封装结构，其特征在于，所述多层线路板的底部包括多个连接垫，且多个所述连接垫的数量少于M×N×L个。

8.根据权利要求5所述的具有内埋芯片的多像素封装结构，其特征在于，所述多层线路板还包括多个上图案化金属层以及多个下图案化金属层，多个所述上图案化金属层层叠于所述基础层的所述第一表面上，多个所述下图案化金属层层叠于所述基础层的所述第二表面上，且所述控制芯片与多个所述上图案化金属层和多个所述下图案化金属层之间相互电性连接；其中，多个所述像素设置于最外侧的所述上图案化金属层上。

9.根据权利要求8所述的具有内埋芯片的多像素封装结构，其特征在于，所述多层线路板还包括多个胶合层，其中一个所述胶合层形成于所述基础层的所述第一表面与最内侧的所述上图案化金属层之间，另外一个所述胶合层形成于所述基础层的所述第二表面与最内侧的所述下图案化金属层之间，且所述环形空间被其中一个所述胶合层与另外一个所述胶合层封闭。

10.根据权利要求9所述的具有内埋芯片的多像素封装结构，其特征在于，所述填隙层、其中一个所述胶合层与另外一个所述胶合层结合成一体。

11.根据权利要求9所述的具有内埋芯片的多像素封装结构，其特征在于，相邻的两个所述上图案化金属层之间形成有一上绝缘芯层，其具有多个上导通孔，用以连接相邻的两个所述上图案化金属层；相邻的两个所述下图案化金属层之间形成有一下绝缘芯层，其具有多个下导通孔，用以连接相邻的两个所述下图案化金属层。

12.根据权利要求8所述的具有内埋芯片的多像素封装结构，其特征在于，所述控制芯片具有一位于所述基础层的所述第一表面附近的主动面，且所述主动面具有多个电性接点；其中，每一所述上图案化金属层包括一内侧线路以及一位于所述内侧线路周边的外侧线路，每一所述像素的多个所述发光元件与最外侧的所述上图案化金属层的所述内侧线路电性连接，并通过其余的所述上图案化金属层的所述内侧线路与相对应的所述电性接点电性连接；其中，最外侧的所述下图案化金属层定义出多个连接垫，其余的所述下图案化金属层包括一外侧线路，且其中一部分的所述连接垫通过其余的所述下图案化金属层的所述外侧线路与其中一部分的所述电性接点电性连接，另外一部分的所述连接垫通过其余的所述下图案化金属层的所述外侧线路和多个所述上图案化金属层的所述外侧线路与另外一部分的所述电性接点电性连接。

13.一种电子装置，其特征在于，所述电子装置使用如权利要求1至12中任一项所述的具有内埋芯片的多像素封装结构。

Images