CN214202365U - 处理器芯片调试系统 - Google Patents
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Abstract
本实用新型公开了一种处理器芯片调试系统，其包括仿真芯片、调试模块和时钟发生模块；所述调试模块通过时钟输出信号线与仿真芯片时钟信号输入端连接，通过外部时钟输入信号线连接调试系统之外的外部设备的外部时钟信号输出端，通过内部时钟输入信号线与时钟发生模块的内部时钟信号输出端相连；所述调试模块，当外部时钟输入信号线上有外部时钟信号时，将外部时钟输入信号线连通时钟输出信号线，否则将内部时钟输入信号线连通所述时钟输出信号线。本实用新型的处理器芯片调试系统，能方便用户调试处理器芯片，提高代码开发和调试的效率。
Description
技术领域
本实用新型涉及处理器调试技术，特别涉及一种处理器芯片调试系统。
背景技术
处理器芯片内有用户开发的用户程序，在用户程序的编写和调试中，所使用的工具一般是调试系统。调试系统内使用包含产品处理器芯片各项功能的仿真芯片，用于模拟产品处理器芯片的工作行为，仿真芯片与调试系统其他部件(存放用户程序的程序存储器、存放数据的数据存储器，以及用户电脑上的集成开发环境连接等)配合实现用户程序的仿真运行和各项调试功能。
由于仿真芯片是最大限度与产品芯片保持功能、性能一致的，所以也保留了产品芯片中的主时钟来源方式。很多处理器芯片出于成本、结构考虑或者应用场景需求，并没有集成主时钟生成电路，使用所连接外设输入到处理器芯片的外部时钟信号作为处理器工作主时钟，或者处理器带有时钟生成电路，但也可以选择外部输入时钟芯片作为处理器工作主时钟。例如，接触式智能卡芯片可以使用来自7816接口的读卡机时钟芯片作为主时钟，非接触式智能卡芯片使用RF载波上解调出来的时钟信号等等。
在调试系统的仿真芯片上全速执行代码，测试和调试代码功能和性能时，使用所连接外设输入到处理器芯片的外部时钟信号作为处理器工作主时钟也必须是具备的功能，并且希望与产品芯片一致的。但是，用户程序调试过程中经常会使用断点调试功能，使用现有的调试系统设计，会出现全速执行的程序遇到断点后停止执行，长时间没有响应反馈给外设或者响应超时情况，导致外设认为通信无响应或通信出错，停止提供时钟信号。通常用户在调试程序时，全速执行到断点位置，然后单步方式进行调试是最常用最必要的调试方式，而这样，就会导致调试系统中的仿真芯片没有了外部时钟信号的输入，仿真芯片因为没有了主时钟无法工作，用户无法通过仿真芯片继续进行单步调试的情况，导致代码问题调试非常麻烦、调试效率低下。
实用新型内容
本实用新型要解决的技术问题是提供一种处理器芯片调试系统，能方便用户调试处理器芯片，提高代码开发和调试的效率。
为解决上述技术问题，本实用新型提供的一种处理器芯片调试系统，其包括仿真芯片2、调试模块3和时钟发生模块5；
所述调试模块3，通过时钟输出信号线7与仿真芯片2时钟信号输入端连接，通过外部时钟输入信号线6连接调试系统之外的外部设备的外部时钟信号输出端，通过内部时钟输入信号线8与时钟发生模块5的内部时钟信号输出端相连；
所述调试模块3，当外部时钟输入信号线6上有外部时钟信号时，将所述外部时钟输入信号线6连通所述时钟输出信号线7，否则将所述内部时钟输入信号线8连通所述时钟输出信号线7。
较佳的，所述调试模块3包括时钟检测模块4；
所述时钟检测模块4能检测外部时钟输入信号线6上是否有外部时钟信号。
较佳的，所述时钟检测模块4能实时检测来自外部设备提供的外部时钟信号。
较佳的，当外部时钟输入信号线6上的电压高于参考电压时，所述时钟检测模块4输出有外部时钟信号。
较佳的，所述处理器芯片调试系统还包括基准电压产生电路；
所述处理器调试系统加电后，所述基准电压产生电路输出所述参考电压。
较佳的，所述处理器调试系统加电期间，所述时钟发生模块5的内部时钟信号输出端始终持续输出内部时钟信号到内部时钟输入信号线8。
较佳的，所述内部时钟信号的频率在仿真芯片2正常工作频率范围内。
较佳的，所述仿真芯片2使用FPGA实现；
所述调试模块3使用FPGA实现；
所述时钟检测模块4使用FPGA实现。
较佳的，所述时钟发生模块5采用可调整时钟源直接数字频率合成器芯片实现。
本实用新型的处理器芯片调试系统，其工作时，在外部时钟输入信号线6上有外部时钟信号时，调试模块3通过与仿真芯片2连接的时钟输出信号线7，直接向仿真芯片2输出外部设备产生的外部时钟信号；在外部时钟输入信号线6上没有外部时钟信号时，调试模块3通过与仿真芯片2连接的时钟输出信号线7，向仿真芯片2输出处理器调试系统内置的时钟发生模块5产生的内部时钟信号；仿真芯片2以其时钟信号输入端输入的时钟信号作为工作主时钟使用。实施例一的处理器调试系统，由于设置的时钟发生模块5产生内部时钟信号能提供给仿真芯片2作为备用工作时钟，其仿真芯片2仍与产品芯片保持功能一致，在全速运行用户程序时使用来自外部设备的外部时钟信号作为工作主时钟，如果全速执行的程序遇到断点停止，无论外部设备是否继续提供外部时钟信号，用户也可以继续采用单步方式进行处理器调试，从而极大地方便了用户调试工作，提高了代码开发和调试的效率。
附图说明
为了更清楚地说明本实用新型的技术方案，下面对本实用新型所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本实用新型的处理器芯片调试系统一实施例结构示意图。
附图标记说明
2仿真芯片；3调试模块；4时钟检测模块；5时钟发生模块；7时钟输出信号线；6外部时钟输入信号线；8内部时钟输入信号线。
具体实施方式
下面将结合附图，对本实用新型中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本实用新型保护的范围。
实施例一
如图1所示，处理器芯片调试系统包括仿真芯片2、调试模块3和时钟发生模块5；
所述调试模块3，通过时钟输出信号线7与仿真芯片2时钟信号输入端连接，通过外部时钟输入信号线6连接调试系统之外的外部设备的外部时钟信号输出端，通过内部时钟输入信号线8与时钟发生模块5的内部时钟信号输出端相连；
所述调试模块3，当外部时钟输入信号线6上有外部时钟信号时，将所述外部时钟输入信号线6连通所述时钟输出信号线7，否则将所述内部时钟输入信号线8连通所述时钟输出信号线7。
实施例一的处理器芯片调试系统，其工作时，在外部时钟输入信号线6上有外部时钟信号时，调试模块3通过与仿真芯片2连接的时钟输出信号线7，直接向仿真芯片2输出外部设备产生的外部时钟信号；在外部时钟输入信号线6上没有外部时钟信号时，调试模块3通过与仿真芯片2连接的时钟输出信号线7，向仿真芯片2输出处理器调试系统内置的时钟发生模块5产生的内部时钟信号；仿真芯片2以其时钟信号输入端输入的时钟信号作为工作主时钟使用。实施例一的处理器调试系统，由于设置的时钟发生模块5产生内部时钟信号能提供给仿真芯片2作为备用工作时钟，其仿真芯片2仍与产品芯片保持功能一致，在全速运行用户程序时使用来自外部设备的外部时钟信号作为工作主时钟，如果全速执行的程序遇到断点停止，无论外部设备是否继续提供外部时钟信号，用户也可以继续采用单步方式进行处理器调试，从而极大地方便了用户调试工作，提高了代码开发和调试的效率。
实施例二
基于实施例一的处理器调试系统，所述调试模块3包括时钟检测模块4；
所述时钟检测模块4能检测外部时钟输入信号线6上是否有外部时钟信号。
较佳的，所述时钟检测模块4能实时检测来自外部设备提供的外部时钟信号。
较佳的，当外部时钟输入信号线6上的电压高于参考电压时，所述时钟检测模块4输出有外部时钟信号。
较佳的，所述处理器芯片调试系统还包括基准电压产生电路；
所述处理器调试系统加电后，所述基准电压产生电路输出所述参考电压。
实施例三
基于实施例一，所述处理器调试系统加电期间，所述时钟发生模块5的内部时钟信号输出端始终持续输出内部时钟信号到内部时钟输入信号线8。
所述内部时钟信号的频率在仿真芯片2正常工作频率范围内。
实施例四
基于实施例一所述处理器调试系统，所述仿真芯片2使用FPGA(Field－Programmable Gate Array，即现场可编程门阵列)中的逻辑资源和寄存器资源配合逻辑设计实现。
较佳的，所述调试模块3使用FPGA(Field－Programmable Gate Array，即现场可编程门阵列)中的逻辑资源和寄存器资源配合逻辑设计实现。
较佳的，所述时钟检测模块4使用FPGA(Field－Programmable Gate Array，即现场可编程门阵列)中的逻辑资源和寄存器资源配合逻辑设计实现。
较佳的，所述时钟发生模块5采用可调整时钟源直接数字频率合成器芯片实现。
直接数字频率合成器(Direct Digital Frequency Synthesis,简称DDS)，是一种全数字化的频率合成器，由相位累加器、波形ROM,D/A转换器和低通滤波器构成，DDS具有频率分辨率高、频率切换速度快、频率切换时相位连续、输出相位噪声低，以及可以产生任意波形等优点。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型保护的范围之内。
Claims (9)
1.一种处理器芯片调试系统，其特征在于，其包括仿真芯片(2)、调试模块(3)和时钟发生模块(5)；
所述调试模块(3)，通过时钟输出信号线(7)与仿真芯片(2)时钟信号输入端连接，通过外部时钟输入信号线(6)连接调试系统之外的外部设备的外部时钟信号输出端，通过内部时钟输入信号线(8)与时钟发生模块(5)的内部时钟信号输出端相连；
所述调试模块(3)，当外部时钟输入信号线(6)上有外部时钟信号时，将所述外部时钟输入信号线(6)连通所述时钟输出信号线(7)，否则将所述内部时钟输入信号线(8)连通所述时钟输出信号线(7)。
2.根据权利要求1所述的处理器芯片调试系统，其特征在于，
所述调试模块(3)包括时钟检测模块(4)；
所述时钟检测模块(4)能检测外部时钟输入信号线(6)上是否有外部时钟信号。
3.根据权利要求2所述的处理器芯片调试系统，其特征在于，
所述时钟检测模块(4)能实时检测来自外部设备提供的外部时钟信号。
4.根据权利要求2所述的处理器芯片调试系统，其特征在于，
当外部时钟输入信号线(6)上的电压高于参考电压时，所述时钟检测模块(4)输出有外部时钟信号。
5.根据权利要求4所述的处理器芯片调试系统，其特征在于，
所述处理器芯片调试系统还包括基准电压产生电路；
所述处理器芯片调试系统加电后，所述基准电压产生电路输出所述参考电压。
6.根据权利要求1所述的处理器芯片调试系统，其特征在于，
所述处理器芯片调试系统加电期间，所述时钟发生模块(5)的内部时钟信号输出端始终持续输出内部时钟信号到内部时钟输入信号线(8)。
7.根据权利要求1所述的处理器芯片调试系统，其特征在于，
所述内部时钟信号的频率在仿真芯片(2)正常工作频率范围内。
8.根据权利要求2所述的处理器芯片调试系统，其特征在于，
所述仿真芯片(2)使用FPGA实现；
所述调试模块(3)使用FPGA实现；
所述时钟检测模块(4)使用FPGA实现。
9.根据权利要求1所述的处理器芯片调试系统，其特征在于，
所述时钟发生模块(5)采用可调整时钟源直接数字频率合成器芯片实现。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202022914349.XU CN214202365U (zh) | 2020-12-08 | 2020-12-08 | 处理器芯片调试系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202022914349.XU CN214202365U (zh) | 2020-12-08 | 2020-12-08 | 处理器芯片调试系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN214202365U true CN214202365U (zh) | 2021-09-14 |
Family
ID=77650352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202022914349.XU Active CN214202365U (zh) | 2020-12-08 | 2020-12-08 | 处理器芯片调试系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN214202365U (zh) |
-
2020
- 2020-12-08 CN CN202022914349.XU patent/CN214202365U/zh active Active
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