CN213754464U - 一种irigb毫秒脉冲产生电路 - Google Patents

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罗贤义
周明
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Abstract

本实用新型公开了一种IRIGB毫秒脉冲产生电路,包括IRIGB脉冲产生管理电路和IRIGB输入电路,所述IRIGB输入电路连接IRIGB脉冲产生管理电路,IRIGB脉冲产生管理电路包括芯片U2、芯片U15、晶振Y2和晶振Y3,芯片U2的脚1连接电容C8、电容C9和电FB2,电阻FB2的另一端连接二极管D2的阴极和电源VCC,本实用新型能够主动校正系统的时钟,并通过符合IEC16850规约的RS485信号总线,将此校正数据,发往系统内部的每个带有时钟数据的单元,统一进行时钟数据的修改与校正,并通过统一的数据格式,存储在各子系统中,各子系统,在调取时间信息时,除了需要读取设备内部本身的时钟信息外,还需要读入此附加的ms时钟信息,统一进行同步动作,使得系统时钟得以精确到毫秒级的同步得以实现。

Description

一种IRIGB毫秒脉冲产生电路
技术领域
本实用新型涉及脉冲控制技术领域,具体是一种IRIGB 毫秒脉冲产生电路。
背景技术
在智能电网的主控计算机系统中,时钟只有时、分、秒这个量级的时间单位,而且一般采用的都是普通的时钟振荡器,随着时间的累积,会产生漂移,产生大量的时间误差,这在需要比较精准计时和同步的设备中会产生比较大的不良影响和后果,所以需要标准的授时系统来进行统一校准,校准过程要快捷和安全可靠。
发明内容
本实用新型的目的在于提供一种IRIGB 毫秒脉冲产生电路,以解决上述背景技术中提出的问题。
为实现上述目的,本实用新型提供如下技术方案:
一种IRIGB 毫秒脉冲产生电路,包括IRIGB脉冲产生管理电路和IRIGB输入电路,所述IRIGB输入电路连接IRIGB脉冲产生管理电路,IRIGB脉冲产生管理电路包括芯片U2、芯片U15、晶振Y2和晶振Y3,芯片U2的脚1连接电容C8、电容C9和电FB2,电阻FB2的另一端连接二极管D2的阴极和电源VCC,芯片U2的脚2通过电阻R13和电阻R10后连接芯片U15的脚2,芯片U15的脚1连接电阻R71,电阻R71的另一端连接电源VCC,芯片U15的脚5连接电源VCC,芯片U2的脚13和脚12分别连接晶振Y3的两端,晶振Y2的3连接芯片U2的脚13,芯片U2的脚10通过电阻R59连接芯片U14的脚4,芯片U14的脚2连接芯片U18的脚4,IRIGB输入电路包括芯片U73和芯片U109,芯片U73的脚7分别连接电阻R54和芯片U109的脚1,芯片U109的脚6输出信号IRIGB_A到IRIGB脉冲产生管理电路,芯片U109的脚7输出信号IRIGB_B到IRIGB脉冲产生管理电路。
作为本实用新型的进一步方案:所述芯片U73的型号为ADuM1201BR,芯片U109的型号为MAX13487EESA。
作为本实用新型的进一步方案:所述芯片U2的型号为MSP430G2001。
作为本实用新型的进一步方案:所述芯片U15的ixngh为NC7S125M5X。
作为本实用新型的进一步方案:所述芯片U14和芯片U38的型号均为NC7S04M5X。
与现有技术相比,本实用新型的有益效果是:本实用新型能够主动校正系统的时钟,并通过符合IEC16850规约的RS485信号总线,将此校正数据,发往系统内部的每个带有时钟数据的单元,统一进行时钟数据的修改与校正,并通过统一的数据格式,存储在各子系统中,各子系统,在调取时间信息时,除了需要读取设备内部本身的时钟信息外,还需要读入此附加的ms时钟信息,统一进行同步动作,使得系统时钟得以精确到毫秒级的同步得以实现。
附图说明
图1是IRIGB 输入电路的电路图。
图2是IRIGB脉冲产生管理电路的电路图。
具体实施方式
下面将结合本实用新型实施例中的附图,对本实用新型实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本实用新型一部分实施例,而不是全部的实施例。基于本实用新型中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型保护的范围。
实施例1:请参阅图1-2,本实用新型实施例中,一种IRIGB 毫秒脉冲产生电路,包括IRIGB脉冲产生管理电路和IRIGB输入电路,所述IRIGB输入电路连接IRIGB脉冲产生管理电路,IRIGB脉冲产生管理电路包括芯片U2、芯片U15、晶振Y2和晶振Y3,芯片U2的脚1连接电容C8、电容C9和电FB2,电阻FB2的另一端连接二极管D2的阴极和电源VCC,芯片U2的脚2通过电阻R13和电阻R10后连接芯片U15的脚2,芯片U15的脚1连接电阻R71,电阻R71的另一端连接电源VCC,芯片U15的脚5连接电源VCC,芯片U2的脚13和脚12分别连接晶振Y3的两端,晶振Y2的3连接芯片U2的脚13,芯片U2的脚10通过电阻R59连接芯片U14的脚4,芯片U14的脚2连接芯片U18的脚4,IRIGB输入电路包括芯片U73和芯片U109,芯片U73的脚7分别连接电阻R54和芯片U109的脚1,芯片U109的脚6输出信号IRIGB_A到IRIGB脉冲产生管理电路,芯片U109的脚7输出信号IRIGB_B到IRIGB脉冲产生管理电路。
在智能电网的主控计算机系统中,时钟只有时、分、秒这个量级的时间单位,而且一般采用的都是普通的时钟振荡器,随着时间的累积,会产生漂移,产生大量的时间误差,这在需要比较精准计时和同步的设备中会产生比较大的不良影响和后果,所以需要标准的授时系统来进行统一校准,校准过程要快捷和安全可靠。
通讯管理机单元的主时钟,在进行时间片信息的传递过程中,除了需要抓取系统的时钟外,还需要从如图所示的IRQ9 读入毫秒级脉冲进行计数,内部软件根据读入的毫秒脉冲的个数进行计数处理,产生毫秒(ms)时间信息,并和系统主时钟一起叠加,产生包含毫秒级精度的精密时钟信息,存储在系统内的指定的内存地址中,从形成一个具备毫秒脉冲的高精度时钟信息。
当系统运行到需要进行IRIGB校准的子程序时,便从如下图所示的GPO2信号口,读入当时的IRIGB标准授时信息,并经软件解码后,与以上描述的指定地址中的高精度时钟信息进行比对分析,得出时间误差,并计算出需要更改的时间误差值。
软件调度与主控计算机获取到以上时钟误差值数据后,主动校正系统的时钟,并通过符合IEC16850规约的RS485信号总线,将此校正数据,发往系统内部的每个带有时钟数据的单元,统一进行时钟数据的修改与校正,并通过统一的数据格式,存储在各子系统中,各子系统,在调取时间信息时,除了需要读取设备内部本身的时钟信息外,还需要读入此附加的ms时钟信息,统一进行同步动作,使得系统时钟得以精确到毫秒级的同步得以实现。
实施例2:在实施例1的基础上,芯片U73的型号为ADuM1201BR,芯片U109的型号为MAX13487EESA。芯片U2的型号为MSP430G2001。芯片U15的型号为NC7S125M5X。芯片U14和芯片U38的型号均为NC7S04M5X。
对于本领域技术人员而言,显然本实用新型不限于上述示范性实施例的细节,而且在不背离本实用新型的精神或基本特征的情况下,能够以其他的具体形式实现本实用新型。因此,无论从哪一点来看,均应将实施例看作是示范性的,而且是非限制性的,本实用新型的范围由所附权利要求而不是上述说明限定,因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本实用新型内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外,应当理解,虽然本说明书按照实施方式加以描述,但并非每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施例中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施方式。

Claims (5)

1.一种IRIGB 毫秒脉冲产生电路,包括IRIGB脉冲产生管理电路和IRIGB输入电路,其特征在于,所述IRIGB输入电路连接IRIGB脉冲产生管理电路,IRIGB脉冲产生管理电路包括芯片U2、芯片U15、晶振Y2和晶振Y3,芯片U2的脚1连接电容C8、电容C9和电FB2,电阻FB2的另一端连接二极管D2的阴极和电源VCC,芯片U2的脚2通过电阻R13和电阻R10后连接芯片U15的脚2,芯片U15的脚1连接电阻R71,电阻R71的另一端连接电源VCC,芯片U15的脚5连接电源VCC,芯片U2的脚13和脚12分别连接晶振Y3的两端,晶振Y2的3连接芯片U2的脚13,芯片U2的脚10通过电阻R59连接芯片U14的脚4,芯片U14的脚2连接芯片U18的脚4,IRIGB输入电路包括芯片U73和芯片U109,芯片U73的脚7分别连接电阻R54和芯片U109的脚1,芯片U109的脚6输出信号IRIGB_A到IRIGB脉冲产生管理电路,芯片U109的脚7输出信号IRIGB_B到IRIGB脉冲产生管理电路。
2.根据权利要求1所述的一种IRIGB 毫秒脉冲产生电路,其特征在于,所述芯片U73的型号为ADuM1201BR,芯片U109的型号为MAX13487EESA。
3.根据权利要求1所述的一种IRIGB 毫秒脉冲产生电路,其特征在于,所述芯片U2的型号为MSP430G2001。
4.根据权利要求1所述的一种IRIGB 毫秒脉冲产生电路,其特征在于,所述芯片U15的ixngh为NC7S125M5X。
5.根据权利要求4所述的一种IRIGB 毫秒脉冲产生电路,其特征在于,所述芯片U14和芯片U38的型号均为NC7S04M5X。
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