CN213401191U - 封装结构 - Google Patents
封装结构 Download PDFInfo
- Publication number
- CN213401191U CN213401191U CN202021801276.7U CN202021801276U CN213401191U CN 213401191 U CN213401191 U CN 213401191U CN 202021801276 U CN202021801276 U CN 202021801276U CN 213401191 U CN213401191 U CN 213401191U
- Authority
- CN
- China
- Prior art keywords
- package structure
- layer
- electrical interconnect
- passivation layer
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本实用新型公开了一种封装结构，包括：晶片；至少两个电极焊盘，位于所述晶片的有源面上；第一钝化层，图案化的所述第一钝化层覆盖所述晶片的有源面，并选择性的部分裸露所述电极焊盘；以及相互分离的至少两个电互连结构，位于所述第一钝化层上，并与所述电极焊盘电连接；其中，通过将至少两个所述电互连结构位于所述第一钝化层上的第一部分垫高，以增加相邻的两个所述电互连结构之间的爬电距离。
Description
技术领域
本实用新型涉及芯片封装技术领域，尤其涉及一种封装结构。
背景技术
随着电子器件工艺集成度的不断提高，对半导体芯片封装件的要求也越来越高。而且随着电子设备变得越来越小，就要求制造出更小的半导体芯片封装组件，而更小的封装组件可能会缩短电极表面的爬电距离，尤其对于高压产品，会直接引入潜在的表面爬电问题。
图1所示为现有技术的封装结构，图1中的封装件包括晶片101，位于晶片有源面上的电极焊盘102，覆盖晶片101的有源面并部分裸露所述电极焊盘102的钝化层103，位于被钝化层103裸露的电极焊盘102上并延伸至钝化层表面的种子层104以及位于种子层上的重布线层105。由于种子层104很薄，所以所述封装结构表面的爬电距离可以等效为所述重布线层105之间的平面距离A，若要求封装件的体积减小，则距离A就会进一步减小，使得在应用于产品时很容易出现故障。
实用新型内容
有鉴于此，本实用新型提出一种封装结构，以增加相邻的电互连结构之间的爬电距离。
根据本实用新型的第一方面，提出一种封装结构，包括：晶片；至少两个电极焊盘，位于所述晶片的有源面上；第一钝化层，图案化的所述第一钝化层覆盖所述晶片的有源面，并选择性的部分裸露所述电极焊盘；以及相互分离的至少两个电互连结构，位于所述第一钝化层上，并与所述电极焊盘电连接；其中，通过将至少两个所述电互连结构位于所述第一钝化层上的第一部分垫高，以增加相邻的两个所述电互连结构之间的爬电距离。
优选地，还包括位于所述电互连结构和所述第一钝化层之间的第一结构，以增加所述电互连结构相对于所述电极焊盘的垂直高度。
优选地，其中，设置所述第一结构的长度，使得所述第一结构不超过所述第一钝化层的侧边缘。
优选地，通过在所述电互连结构的第一部分下方形成所述第一结构以将其垫高，所述第一结构的电迁移率小于所述电互连结构的电迁移率。
优选地，相邻的两个所述电互连结构之间的爬电路径至少经过三个平面。
优选地，相邻的两个所述电互连结构之间的所述第一结构断开以形成凹槽，相邻的两个所述电互连结构之间的爬电路径经过所述凹槽的内部。
优选地，所述爬电距离为沿所述第一钝化层表面和所述第一结构侧面测得的两个电互连结构之间的最短路径，所述第一结构的厚度越厚，相邻的两个所述电互连结构之间的爬电距离越大。
优选地，所述第一结构包括位于所述第一钝化层上的第一绝缘层。
优选地，所述第一结构包括位于所述电互连结构下方的金属层。
优选地，还包括位于所述电互连结构下方的种子层，所述电互连结构通过所述种子层与所述电极焊盘电连接。
优选地，所述种子层包括位于所述第一绝缘层上的第一部分和延伸至所述第一钝化层中与所述电极焊盘接触的第二部分。
优选地，所述种子层包括位于所述第一钝化层上的第一部分和延伸至所述第一钝化层中与所述电极焊盘接触的第二部分，所述金属层位于所述种子层上，所述电互连结构通过所述种子层和所述金属层与所述电极焊盘电连接。
优选地，所述第一绝缘层和所述种子层的位于第一钝化层上的部分的侧壁形成台阶状。
优选地，所述种子层包括Ti或TiW。
优选地，所述金属层包括Ni金属。
优选地，所述第一绝缘层包括聚酰亚胺材料或聚砜材料。
优选地，所述第一结构的厚度大于等于2um。
优选地，所述第一结构的厚度范围为2～5um。
优选地，还包括在两个所述电互连结构之间断开的凹槽中形成的第二绝缘层。
优选地，所述电互连结构为重布线层。
优选地，所述电互连结构通过电镀的工艺形成。
本实用新型提供的封装结构，通过在至少两个所述电互连结构位于所述第一钝化层上的第一部分下方形成第一结构以将其垫高，所述第一结构的电迁移率小于所述电互连结构的电迁移率，以增加相邻的两个所述电互连结构之间的爬电距离，进而提高封装结构的抗爬电性。
附图说明
图1为现有技术的封装结构的截面图；
图2为根据本实用新型第一实施例的封装结构的截面图；
图3为根据本实用新型第二实施例的封装结构的截面图。
具体实施方式
以下将参照附图更详细地描述本实用新型。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本实用新型的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。
本实用新型提供一种封装结构，包括：晶片；至少两个电极焊盘，位于所述晶片的有源面上；第一钝化层，图案化的所述第一钝化层覆盖所述晶片的有源面，并选择性的部分裸露所述电极焊盘；以及相互分离的至少两个电互连结构，位于所述第一钝化层上，并与所述电极焊盘电连接；其中，通过将至少两个所述电互连结构位于所述第一钝化层上的第一部分垫高，以增加相邻两个所述电互连结构之间的爬电距离。
图2为本实用新型第一实施例的封装结构的截面图。如图2所示，所述封装结构包括一晶片201，第一钝化层203以及电互连结构206。其中，所述晶片201可以为硅基体，所述晶片201的第一表面(有源面)设置有电极焊盘202，所述第一钝化层203覆盖所述晶片201的第一表面，并选择性的部分裸露所述电极焊盘202。所述电互连结构206位于所述第一钝化层203上并延伸至所述第一钝化层中与所述电极焊盘202电连接。优选地，所述封装结构还包括位于所述第一钝化层203上，并延伸至所述第一钝化层中与所述电极焊盘接触的种子层205，所述电互连结构206通过所述种子层205与所述电极焊盘实现电连接。
所述第一钝化层203具有与第一表面相对的第二表面，所述第一钝化层203的第二表面与所述晶片201的第一表面接触。在本实施例中，所述电互连结构206为重布线层，当然，在替代的实施例中，所述电互连结构206还可以被设置为导电凸块或焊球，以作为芯片与外部电路电连接的通道。所述电互连结构206可选择Cu金属，所述电互连结构可通过电镀的工艺形成。当然，在替代的实施例中，所述电互连结构206也可选择其他金属，或其他合适的工艺。
进一步地，所述封装结构还包括位于所述电互连结构206和所述第一钝化层203之间的第一结构，以增加所述电互连结构相对于所述电极焊盘的垂直高度。设置所述第一结构的长度，使得所述第一结构不超过所述第一钝化层203的侧边缘。通过在所述电互连结构206位于所述第一钝化层203上的第一部分的下方形成所述第一结构以将其垫高，以增加相邻两个所述电互连结构之间的爬电距离，其中，所述第一结构的电迁移率小于所述电互连结构的电迁移率。相邻的两个所述电互连结构206之间的爬电路径至少经过三个平面，设置相邻的两个所述电互连结构206之间的所述第一结构断开以形成凹槽，相邻的两个所述电互连结构之间的爬电路径经过所述凹槽的内部。相邻的两个所述电互连结构206之间的爬电距离为沿所述第一钝化层203表面和所述第一结构侧面测得的两个电互连结构206之间的最短路径，则所述第一结构的厚度越厚，相邻的两个所述电互连结构206之间的爬电距离越大。在本实施例中，所述第一结构包括位于所述第一钝化层203上的第一绝缘层204，相邻的两个所述电互连结构之间的所述第一绝缘层204断开以形成凹槽。具体地，所述第一绝缘层204位于所述第一钝化层第一表面的预定位置，所述种子层205位于所述第一绝缘层204上，并延伸至所述第一钝化层中与所述电极焊盘接触。在本实施例中，相邻的两个所述电互连结构206之间的爬电距离为图2中标识的距离D，所述第一绝缘层204的厚度越厚，所述距离D越大，同时所述爬电路径包括垂直于相邻的两个电互连结构之间的电场的部分，进一步提升所述封装结构的抗爬电性。在本实施例中，所述第一绝缘层204的厚度大于等于2um。优选地，所述第一绝缘层204的厚度范围为2～5um。另外，通过将所述第一绝缘层204和所述种子层205的侧壁设置不对齐，使所述第一绝缘层204和所述种子层205的位于第一钝化层的侧壁形成台阶状，这样设计可以考虑到工艺的公差，以更好的实现这步工艺。当然，本领域的技术人员也可设置所述第一绝缘层204和所述种子层205的侧壁对齐，在此并不做任何限制。
在本实施例中，所述第一绝缘层可包括聚酰亚胺材料或聚砜材料，所述第一绝缘层通过PVD工艺或CVD工艺或涂布工艺形成。所述种子层包括Ti或TiW。当然，所述第一绝缘层也可选择其他材料，在此不作任何限制。
图3所示为本实用新型第二实施例的封装结构的截面图。本实施例中的封装结构与所述第一实施例中的封装结构的区别在于，所述第一结构的材料和所述第一结构的具体位置不同。其他结构都相同，在此不再赘述。
在本实施例中，所述第一结构包括位于所述电互连结构206下方的金属层305，相邻的两个所述电互连结构206之间的所述金属层305断开以形成凹槽。具体地，所述金属层305位于所述种子层304上，并延伸至所述种子层304中。所述电互连结构通过所述金属层305和所述种子层304与所述电极焊盘电连接。在本实施例中，相邻的两个所述电互连结构206之间的爬电距离为图3中标识的距离B，所述金属层305的厚度越厚，所述距离B越大，所述封装结构的抗爬电性越好。在本实施例中，所述金属层305的厚度大于等于2um，优选地，所述金属层305的厚度范围为2～5um。
在本实施例中，所述金属层305包括Ni金属，所述金属层通过PVD工艺或CVD工艺或电镀工艺形成。当然，所述金属层也可采用其他具有低电迁移率的材料，在此并不做限制。
依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。
Claims (22)
1.一种封装结构，其特征在于，包括：
晶片；
至少两个电极焊盘，位于所述晶片的有源面上；
第一钝化层，图案化的所述第一钝化层覆盖所述晶片的有源面，并选择性的部分裸露所述电极焊盘；以及
相互分离的至少两个电互连结构，位于所述第一钝化层上，并与所述电极焊盘电连接；
其中，通过将至少两个所述电互连结构位于所述第一钝化层上的第一部分垫高，以增加相邻的两个所述电互连结构之间的爬电距离。
2.根据权利要求1所述的封装结构，其特征在于，还包括位于所述电互连结构和所述第一钝化层之间的第一结构，以增加所述电互连结构相对于所述电极焊盘的垂直高度。
3.根据权利要求2所述的封装结构，其特征在于，设置所述第一结构的长度，使得所述第一结构不超过所述第一钝化层的侧边缘。
4.根据权利要求2所述的封装结构，其特征在于，通过在所述电互连结构的第一部分下方形成所述第一结构以将其垫高，所述第一结构的电迁移率小于所述电互连结构的电迁移率。
5.根据权利要求2所述的封装结构，其特征在于，相邻的两个所述电互连结构之间的爬电路径至少经过三个平面。
6.根据权利要求5所述的封装结构，其特征在于，相邻的两个所述电互连结构之间的所述第一结构断开以形成凹槽，相邻的两个所述电互连结构之间的爬电路径经过所述凹槽的内部。
7.根据权利要求2所述的封装结构，其特征在于，所述爬电距离为沿所述第一钝化层表面和所述第一结构侧面测得的两个电互连结构之间的最短路径，所述第一结构的厚度越厚，相邻的两个所述电互连结构之间的爬电距离越大。
8.根据权利要求2所述的封装结构，其特征在于，所述第一结构包括位于所述第一钝化层上的第一绝缘层。
9.根据权利要求2所述的封装结构，其特征在于，所述第一结构包括位于所述电互连结构下方的金属层。
10.根据权利要求8所述的封装结构，其特征在于，还包括位于所述电互连结构下方的种子层，所述电互连结构通过所述种子层与所述电极焊盘电连接。
11.根据权利要求9所述的封装结构，其特征在于，还包括位于所述电互连结构下方的种子层，所述电互连结构通过所述种子层与所述电极焊盘电连接。
12.根据权利要求10所述的封装结构，其特征在于，所述种子层包括位于所述第一绝缘层上的第一部分和延伸至所述第一钝化层中与所述电极焊盘接触的第二部分。
13.根据权利要求11所述的封装结构，其特征在于，所述种子层包括位于所述第一钝化层上的第一部分和延伸至所述第一钝化层中与所述电极焊盘接触的第二部分，所述金属层位于所述种子层上，所述电互连结构通过所述种子层和所述金属层与所述电极焊盘电连接。
14.根据权利要求10所述的封装结构，其特征在于，所述第一绝缘层和所述种子层的位于所述第一钝化层上的部分的侧壁形成台阶状。
15.根据权利要求10或11所述的封装结构，其特征在于，所述种子层包括Ti或TiW。
16.根据权利要求9所述的封装结构，其特征在于，所述金属层包括Ni金属。
17.根据权利要求8所述的封装结构，其特征在于，所述第一绝缘层包括聚酰亚胺材料或聚砜材料。
18.根据权利要求2所述的封装结构，其特征在于，所述第一结构的厚度大于等于2um。
19.根据权利要求2所述的封装结构，其特征在于，所述第一结构的厚度范围为2～5um。
20.根据权利要求6所述的封装结构，其特征在于，还包括在两个所述电互连结构之间断开的凹槽中形成的第二绝缘层。
21.根据权利要求1所述的封装结构，其特征在于，所述电互连结构为重布线层。
22.根据权利要求1所述的封装结构，其特征在于，所述电互连结构通过电镀的工艺形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202021801276.7U CN213401191U (zh) | 2020-08-25 | 2020-08-25 | 封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202021801276.7U CN213401191U (zh) | 2020-08-25 | 2020-08-25 | 封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN213401191U true CN213401191U (zh) | 2021-06-08 |
Family
ID=76212102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202021801276.7U Active CN213401191U (zh) | 2020-08-25 | 2020-08-25 | 封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN213401191U (zh) |
-
2020
- 2020-08-25 CN CN202021801276.7U patent/CN213401191U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9754867B2 (en) | Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package | |
| US8039384B2 (en) | Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces | |
| CN110085523B (zh) | 半导体器件以及其制造方法 | |
| US8912668B2 (en) | Electrical connections for chip scale packaging | |
| US8896133B2 (en) | Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate | |
| US8241956B2 (en) | Semiconductor device and method of forming wafer level multi-row etched lead package | |
| TWI538133B (zh) | 墊結構及其形成方法以及具有該墊結構的半導體裝置 | |
| US8409978B2 (en) | Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe | |
| US20100289131A1 (en) | Semiconductor Device and Method of Forming Overlapping Semiconductor Die with Coplanar Vertical Interconnect Structure | |
| US7897502B2 (en) | Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers | |
| US20130056867A1 (en) | Semiconductor device and method of forming FO-WLCSP with recessed interconnect area in peripheralregion of semiconductor die | |
| CN108962871B (zh) | 半导体装置封装 | |
| KR100842921B1 (ko) | 반도체 패키지의 제조 방법 | |
| SG189786A1 (en) | Semiconductor device and method of forming bump structure with multi-layer ubm around bump formation area | |
| US20110254146A1 (en) | Semiconductor Device and Method of Forming Electrical Interconnection Between Semiconductor Die and Substrate with Continuous Body of Solder Tape | |
| US8987014B2 (en) | Semiconductor wafer and method of forming sacrificial bump pad for wafer probing during wafer sort test | |
| US9673125B2 (en) | Interconnection structure | |
| CN211929479U (zh) | 半导体器件 | |
| CN213401191U (zh) | 封装结构 | |
| US11876041B2 (en) | Semiconductor device having a metallization structure | |
| CN109326571B (zh) | 芯片封装组件及其制造方法 | |
| KR20180088003A (ko) | 반도체 디바이스 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |