CN213027966U - 放大器 - Google Patents

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Abstract

本公开的实施例涉及放大器。放大器包括放大器级、第一电流源晶体管和输出级。放大器级包括：差分晶体管对，接收输入电压；电流镜晶体管对；和共源共栅晶体管对，被耦合在第一节点和第二节点处的差分晶体管对与第三节点和第四节点处的电流镜晶体管对之间；差分晶体管对被耦合在共源共栅晶体管与尾部节点之间；尾部晶体管从尾部节点汲取第一偏置电流，第一偏置电流的幅度等于总偏置电流与小于一的常数的乘积。第一电流源晶体管从第一节点或第二节点汲取第二偏置电流，使得第二偏置电流旁路差分晶体管对中的一个晶体管。第二偏置电流的幅度等于总偏置电流与等于一减去常数的值的乘积。输出级被第三或第四节点偏置。本公开的放大器可以降低功耗。

Description

放大器
技术领域
本公开涉及运算放大器领域，特别地，涉及具有跨导增强(boosted) 共源共栅(cascode)补偿的运算放大器设计。
背景技术
在运算放大器的设计(诸如用作误差放大器)中，共源共栅(堆叠)晶体管用于增加增益并提供加强的高频电源抑制比。然而，这可能导致放大器的频率响应出现峰值，这会导致较高频率下的不稳定。因此，已知增加共源共栅的跨导来获得较高频率的稳定性。
在图1A中示出放大器20的这种设计。放大器20由差分输入级21和输出(或增益)级22组成。差分输入级21包括一对差分输入晶体管Tdi1和Tdi2，它们的控制端子分别接收参考电压Vref以及指示由输出级22产生的输出电流Iout的反馈电压Vfb。共源共栅晶体管Tc1和Tc2堆叠在一对差分输入晶体管Tdi1和Tdi2与负载晶体管Tm1 和Tm2之间。注意，晶体管Tdi1和Tdi2彼此具有相同的尺寸，晶体管Tc1和Tc2彼此具有相同的尺寸，并且晶体管Tm1和Tm2彼此具有相同的尺寸。
由偏置电压Vb控制的尾部电流源晶体管Tt为差分输入级21提供偏置电流I；因此，注意，当Vref等于Vfb时，通过Tdi1和Tdi2 的电流将为I/2。输出级22根据负载晶体管Tm2的漏极电压为负载产生输出电流Iout。
在图1B中示出放大器20相对于增益的频率响应。可以观察到增益峰值。随着输出电流Iout的增加，增益峰值将恶化，可能导致高频不稳定。为了降低增益峰值，已知通过增加偏置电流I来增加共源共栅晶体管Tc1和Tc2的跨导。然而，这具有增加一对差分输入晶体管Tdi1和Tdi2的跨导并由此增加单位增益带宽的效果，实际上会降低稳定性。因此，该设计在一些情况下无效，因为独立于一对差分输入晶体管Tdi1和Tdi2来增加共源共栅晶体管Tc1和Tc2的跨导将是优选的。
在图1C中示出了独立于一对差分输入晶体管Tdi1和Tdi2来实现共源共栅晶体管Tc1和Tc2的跨导增加的放大器设计20’(注意，该设计的全部细节可以在出版物B.K.Ahuja的“An improved frequency compensation technique for CMOS operationalamplifiers” (IEEE Journal of Solid State Circuits，第18卷，第6期，第629-633 页，1983年12月)中找到，其通过引用并入于此)。这里，在差分输入级21和输出级22之间插入公共栅极级23。公共栅极级23由堆叠在晶体管Tcg1和晶体管Tcgt之间的共源共栅晶体管Tcg2组成。晶体管Tcg1和Tcg2分别由偏置电压Vbcg1和Vbcg2偏置，而晶体管Tcgt 由与尾部晶体管Tt相同的偏置电压Vb偏置。注意，因此，电流Icg 通过共源共栅晶体管Tcg2。由于在公共栅极级23中增加了电流Icg，这以附加功耗的代价增加了放大器20的跨导。
这种额外的功耗在一些应用中是不期望的。因此，需要进一步发展。
实用新型内容
为了全部或部分地解决现有技术中存在的问题，例如降低额外的功耗，本公开的实施例提供了一种放大器。
在第一方面，提供了一种放大器，该放大器包括：放大器级，包括：差分晶体管对，接收第一电压和第二电压；电流镜晶体管对；和共源共栅晶体管对，被耦合在第一节点和第二节点处的差分晶体管对与第三节点和第四节点处的电流镜晶体管对之间；其中差分晶体管对被耦合在共源共栅晶体管对与尾部节点之间；尾部晶体管，从尾部节点汲取第一偏置电流，第一偏置电流具有的幅度等于总偏置电流与常数k的乘积，常数k小于一；第一电流源晶体管，从第一节点或第二节点汲取第二偏置电流，使得第二偏置电流旁路差分晶体管对中的一个晶体管，第二偏置电流具有的幅度等于总偏置电流与一个值的乘积，该一个值等于一减去k；以及输出级，被第三节点或第四节点偏置。
根据一个实施例，放大器还包括：第二电流源晶体管，与电流镜晶体管对中的一个晶体管并联耦合；以及补偿共源共栅晶体管，与共源共栅晶体管对中的一个晶体管并联耦合；其中第二电流源晶体管将第二偏置电流发出至补偿共源共栅晶体管，并且第一电流源晶体管从补偿共源共栅晶体管吸收第二偏置电流。
根据一个实施例，差分晶体管对包括：第一差分输入晶体管，被耦合在第一节点和尾部节点之间，并且接收第一电压；以及第二差分输入晶体管，被耦合在第二节点和尾部节点之间，并且接收第二电压；其中电流镜晶体管对包括被耦合在电源电压和第三节点之间的第一电流镜晶体管、以及被耦合在电源电压和第四节点之间的第二电流镜晶体管，第一电流镜晶体管和第二电流镜晶体管为电流镜关系；其中共源共栅晶体管对包括被耦合在第一节点和第三节点之间的第一共源共栅晶体管、以及被耦合在第二节点和第四节点之间的第二共源共栅晶体管。
根据一个实施例，放大器还包括：第二电流源晶体管，与第二电流镜晶体管并联耦合；以及补偿共源共栅晶体管，与第二共源共栅晶体管并联耦合；其中第二电流源晶体管将第二偏置电流发出至补偿共源共栅晶体管，并且第一电流源晶体管从补偿共源共栅晶体管吸收第二偏置电流。
根据一个实施例，对于等于k*given_size的第二电流镜晶体管的给定尺寸，第二电流源晶体管的尺寸为(1-k)*given_size；并且其中对于等于k*given_size的第二共源共栅晶体管的给定尺寸，补偿共源共栅晶体管的尺寸为2(1-k)*given_size。
根据一个实施例，第二电流镜晶体管大于第一电流镜晶体管；并且其中第二共源共栅晶体管大于第一共源共栅晶体管。
根据一个实施例，对于等于k*given_size的第一共源共栅晶体管的给定尺寸，第二共源共栅晶体管的尺寸等于(2-k)*given_size；并且其中对于等于k*given_size的第一电流镜晶体管的给定尺寸，第二电流镜晶体管的尺寸等于(2-k)*given_size。
根据一个实施例，放大器级为误差放大器级，其中第一电压为表示由输出级向负载递送的电流的反馈电压，并且其中第二电压为参考电压。
在第二方面，提供了一种放大器，该放大器包括：放大器级，包括：差分晶体管对，接收第一电压和第二电压；电流镜晶体管对；和共源共栅晶体管对，被耦合在差分晶体管对与电流镜晶体管对之间；共源共栅补偿级，包括：输出晶体管，被电流镜晶体管对偏置；和补偿共源共栅晶体管，被共源共栅晶体管对偏置；以及输出级，被耦合至共源共栅补偿级。
根据一个实施例，差分晶体管对包括第一差分输入晶体管和第二差分输入晶体管；电流镜晶体管对包括第一电流镜晶体管和第二电流镜晶体管；以及共源共栅晶体管对包括第一共源共栅晶体管和第二共源共栅晶体管，第一共源共栅晶体管和第二共源共栅晶体管分别耦合在第一差分输入晶体管和第二差分输入晶体管与第一电流镜晶体管和第二电流镜晶体管之间；并且其中：输出晶体管具有与第二电流镜晶体管相同的偏置；以及补偿共源共栅晶体管具有与第二共源共栅晶体管相同的偏置。
根据一个实施例，放大器级包括误差放大器级；其中第一电压包括反馈电压，并且第二电压包括参考电压；并且其中输出级包括：输出晶体管，被共源共栅补偿级的输出晶体管的输出偏置，并且生成负载电流；以及感测电阻，被配置为根据负载电流生成第二电压。
根据一个实施例，差分晶体管对包括：第一NMOS晶体管，具有漏极、耦合至尾部节点的源极、以及被耦合以接收第二电压的栅极；和第二NMOS晶体管，具有漏极、耦合至尾部节点的源极、以及被耦合以接收第一电压的栅极；其中电流镜晶体管对包括：第一PMOS 晶体管，具有耦合至电源节点的源极、耦合至第一中间节点的漏极、以及耦合至第一PMOS晶体管的漏极的栅极；和第二PMOS晶体管，具有耦合至电源节点的源极、耦合至第二中间节点的漏极、以及耦合至第一PMOS晶体管的栅极的栅极；其中共源共栅晶体管对包括：第三NMOS晶体管，具有耦合至第一中间节点的漏极、耦合至第一 NMOS晶体管的漏极的源极、以及栅极；和第四NMOS晶体管，具有耦合至第二中间节点的漏极、耦合至第二NMOS晶体管的漏极的源极、以及耦合至第三NMOS晶体管的栅极的栅极；并且尾部电流源，包括第五NMOS晶体管，第五NMOS晶体管具有耦合至尾部节点的漏极、耦合至地的源极、以及栅极；其中共源共栅补偿级的输出晶体管包括第三PMOS晶体管，第三PMOS晶体管具有耦合至电源节点的源极、耦合至第二PMOS晶体管的漏极的漏极、以及耦合至第一PMOS晶体管的栅极和第二PMOS晶体管的栅极的栅极；其中共源共栅补偿级的补偿共源共栅晶体管包括第六NMOS晶体管，第六 NMOS晶体管具有耦合至第三PMOS晶体管的漏极的漏极、以及耦合至第三NMOS晶体管的栅极和第四NMOS晶体管的栅极的栅极；以及其中共源共栅补偿级包括第七NMOS晶体管，第七NMOS晶体管具有耦合至第六NMOS晶体管的源极的漏极、耦合至地的源极、以及耦合至第五NMOS晶体管的栅极的栅极。
根据一个实施例，输出级包括：第四PMOS晶体管，具有耦合至电源节点的源极、耦合至输出节点的漏极、以及耦合至第二PMOS晶体管的漏极和第三PMOS晶体管的漏极的栅极；电容器，被耦合在第四PMOS晶体管的栅极和电源节点之间；补偿电容器，被耦合在第六NMOS晶体管的源极和输出节点之间；以及分压器，被耦合在输出节点和地之间，其中第二电压在分压器的中心抽头处产生，并且其中分压器的中心抽头被耦合至第一NMOS晶体管的栅极。
根据一个实施例，第五NMOS晶体管的栅极和第七NMOS晶体管的栅极被耦合以接收第一偏置电压。
根据一个实施例，差分晶体管对包括第一晶体管和第二晶体管，第一晶体管的栅极被耦合至第二电压，并且第二晶体管的栅极被耦合至第一电压；并且其中差分晶体管对的第一晶体管的跨导与共源共栅补偿级的补偿共源共栅晶体管的跨导去耦。
根据一个实施例，电流镜晶体管对包括的晶体管具有彼此相同的长宽比；其中共源共栅晶体管对包括的晶体管具有彼此相同的长宽比；并且其中：差分晶体管对包括第一差分输入晶体管和第二差分输入晶体管；电流镜晶体管对包括第一电流镜晶体管和第二电流镜晶体管，其中第二电流镜晶体管与共源共栅补偿级的输出晶体管并联耦合；并且共源共栅晶体管对包括第一共源共栅晶体管和第二共源共栅晶体管，第一共源共栅晶体管和第二共源共栅晶体管分别耦合在第一差分输入晶体管和第二差分输入晶体管与第一电流镜晶体管和第二电流镜晶体管之间，第二共源共栅晶体管与补偿共源共栅晶体管并联耦合。
根据一个实施例，放大器级还包括被配置为从尾部节点吸收第一电流的尾部电流源；其中第一差分输入晶体管被配置为将第二电流发出至尾部节点；其中第二差分输入晶体管也被配置为将第二电流发出至尾部节点；其中第一电流镜晶体管被配置为将第二电流发出至第一共源共栅晶体管；其中第二电流镜晶体管被配置为将第二电流发出至第二共源共栅晶体管；其中第二电流等于第一电流的一半；其中输出晶体管被配置为将第三电流发出至共源共栅补偿晶体管；并且其中共源共栅补偿级还包括电流吸收晶体管，电流吸收晶体管被配置为从共源共栅补偿晶体管吸收第三电流以使第三电流旁路第二差分输入晶体管。
根据一个实施例，放大器级还包括被配置为从尾部节点吸收第一电流的尾部电流源；其中电流镜晶体管对均被配置为将第二电流发出至共源共栅晶体管对中的一个晶体管，第二电流等于第一电流的一半；其中差分晶体管对均被配置为将第二电流发出至尾部节点；其中输出晶体管被配置为将第三电流发出至共源共栅补偿晶体管；并且其中共源共栅补偿级还包括电流吸收晶体管，电流吸收晶体管被配置为从共源共栅补偿晶体管吸收第三电流以使第三电流旁路差分晶体管对。
在第三方面，提供了一种放大器，该放大器包括：放大器级，包括：第一差分输入晶体管和第二差分输入晶体管，分别接收第一电压和第二电压；第一电流镜晶体管和第二电流镜晶体管；第一共源共栅晶体管和第二共源共栅晶体管，被耦合在第一差分输入晶体管和第二差分输入晶体管与第一电流镜晶体管和第二电流镜晶体管之间；尾部电流源，被耦合以从第一差分输入晶体管和第二差分输入晶体管吸收第一电流，使得第一差分输入晶体管和第二差分输入晶体管均将第二电流发出至尾部电流源，第二电流等于第一电流的一半；电流源，被配置为从第二共源共栅晶体管吸收第三电流，使得第三电流旁路第二差分输入晶体管；以及输出级，被第二电流镜晶体管和第二共源共栅晶体管偏置，其中第一电流镜晶体管被配置为将第二电流发出至第一共源共栅晶体管，但是第二电流镜晶体管的尺寸不同于第一电流镜晶体管的尺寸，以将等于第二电流和第三电流的总和的电流发出至第二共源共栅晶体管；其中第一共源共栅晶体管被配置为将第二电流发出至第一差分输入晶体管，但是第二共源共栅晶体管的尺寸不同于第一共源共栅晶体管的尺寸，以从第二电流镜晶体管汲取等于第二电流和第三电流的总和的电流，使得第二共源共栅晶体管的跨导大于第一共源共栅晶体管的跨导，第二差分输入晶体管具有与第一差分输入晶体管相同的跨导。
根据一个实施例，第二电流镜晶体管大于第一电流镜晶体管；其中第二共源共栅晶体管大于第一共源共栅晶体管；并且其中第一差分输入晶体管和第二差分输入晶体管具有相同的尺寸。
根据一个实施例，尾部电流源包括晶体管；并且其中电流源包括的晶体管具有与尾部电流源的晶体管相同的尺寸。
根据一个实施例，放大器级包括误差放大器级；其中第一电压包括反馈电压，并且第二电压包括参考电压；并且其中输出级包括：输出晶体管，被第二电流镜晶体管和第二共源共栅晶体管偏置，并且生成负载电流；以及感测电阻，被配置为根据负载电流生成第二电压。
根据一个实施例，第一差分输入晶体管包括第一NMOS晶体管，第一NMOS晶体管具有漏极、耦合至尾部节点的源极、以及被耦合以接收第二电压的栅极；其中第二差分输入晶体管包括第二NMOS 晶体管，第二NMOS晶体管具有漏极、耦合至尾部节点的源极、以及被耦合以接收第一电压的栅极；其中第一电流镜晶体管包括第一 PMOS晶体管，第一PMOS晶体管具有耦合至电源节点的源极、耦合至第一中间节点的漏极、以及耦合至第一PMOS晶体管的漏极的栅极；其中第二电流镜晶体管包括第二PMOS晶体管，第二PMOS晶体管具有耦合至电源节点的源极、耦合至第二中间节点的漏极、以及耦合至第一PMOS晶体管的栅极的栅极；其中第一共源共栅晶体管包括第三NMOS晶体管，第三NMOS晶体管具有耦合至第一中间节点的漏极、耦合至第一NMOS晶体管的漏极的源极、以及栅极；其中第二共源共栅晶体管包括第四NMOS晶体管，第四NMOS晶体管具有耦合至第二中间节点的漏极、耦合至第二NMOS晶体管的漏极的源极、以及耦合至第三NMOS晶体管的栅极的栅极；以及其中尾部电流源包括第五NMOS晶体管，第五NMOS晶体管具有耦合至尾部节点的漏极、耦合至地的源极、以及被耦合以接收偏置电压的栅极；以及其中电流源包括第六NMOS晶体管，第六NMOS晶体管具有耦合至第四NMOS晶体管的源极的漏极、耦合至地的源极、以及也被耦合以接收偏置电压的栅极。
根据一个实施例，输出级包括：第三PMOS晶体管，具有耦合至电源节点的源极、耦合至输出节点的漏极、以及耦合至第二PMOS晶体管的漏极的栅极；电容器，被耦合在第三PMOS晶体管的漏极与电源节点之间；补偿电容器，被耦合在第四NMOS晶体管的源极与输出节点之间；以及分压器，被耦合在输出节点与地之间，其中第二电压在分压器的中心抽头处产生，并且分压器的中心抽头被耦合至第一 NMOS晶体管的栅极。
在第四方面，提供了一种放大器，该放大器包括：放大器级，包括：第一差分输入晶体管和第二差分输入晶体管，分别接收第一电压和第二电压；第一电流镜晶体管和第二电流镜晶体管，具有彼此不同的尺寸；第一共源共栅晶体管和第二共源共栅晶体管，具有彼此不同的尺寸，并且被耦合在第一差分输入晶体管和第二差分输入晶体管与第一电流镜晶体管和第二电流镜晶体管之间；其中第一电流镜晶体管和第二电流镜晶体管被耦合在电源节点与第一共源共栅晶体管和第二共源共栅晶体管之间；其中第一差分输入晶体管和第二差分输入晶体管被耦合在第一共源共栅晶体管和第二共源共栅晶体管与尾部节点之间；和尾部晶体管，被耦合以从尾部节点吸收第一电流；电流源晶体管，与第二电流镜晶体管并联耦合；补偿共源共栅晶体管，与第二共源共栅晶体管并联耦合；第二尾部晶体管，从第二共源共栅晶体管汲取第二电流，使得第二电流旁路第二差分输入晶体管；以及输出晶体管，被耦合在电源节点和输出节点之间，输出晶体管具有控制端子，控制端子被耦合至电流源晶体管的漏极和补偿共源共栅晶体管的漏极。
根据一个实施例，对于等于k*given_size的第二电流镜晶体管的给定尺寸，补偿共源共栅晶体管的尺寸为(1-k)*given_size。
根据一个实施例，对于等于k*given_size的第二共源共栅晶体管的给定尺寸，补偿共源共栅晶体管的尺寸为2(1-k)*given_size。
根据一个实施例，放大器级是误差放大器级，其中第一电压是表示由输出晶体管向负载递送的电流的反馈电压，并且第二电压是参考电压。
根据本公开的实施例的放大器可以有效地降低功耗。
附图说明
图1A是具有共源共栅补偿的现有技术放大器的示意图。
图1B是图1A的放大器相对于增益的频率响应的曲线。
图1C是具有共源共栅补偿的另一现有技术放大器的示意图。
图2是根据本公开的具有共源共栅补偿的放大器的示意图。
图3是图2的设计相对于现有技术设计的增益与频率的关系图。
图4是图2的设计相对于现有技术设计的电源抑制比(PSRR) 与频率的关系图。
图5是图2的设计相对于现有技术设计的电源抑制比(PSRR) 与频率的另一关系图。
图6是根据本公开的具有共源共栅补偿的另一放大器的示意图。
图7是示出小信号分析的图2的差分放大器的示意图。
具体实施方式
本文公开了一种放大器，其包括差分放大器级和输出级。放大器级包括：接收第一电压和第二电压的差分晶体管对、电流镜晶体管对、以及在第一和第二节点处的差分对与第三和第四节点处的电流镜对之间耦合的共源共栅晶体管对。差分对被耦合在共源共栅对和尾部节点之间。尾部晶体管从尾部节点汲取第一偏置电流，第一偏置电流具有与总偏置电流和常数k的乘积相等的幅度，其中k小于1。第一电流源晶体管从第二节点汲取第二偏置电流，使得第二偏置电流旁路差分对中的第二个，第二偏置电流具有与总偏置电流和等于1减去k的值的乘积相同的幅度。输出级被第四节点偏置。
差分对包括耦合在第一节点和尾部节点之间的第一差分输入晶体管，第一差分输入晶体管接收第一电压。差分对还包括耦合在第二节点和尾部节点之间并且接收第二电压的第二差分输入晶体管。电流镜对包括：耦合在电源电压和第三节点之间的第一电流镜晶体管、以及耦合在电源电压和第四节点之间的第二电流镜晶体管。共源共栅对包括：耦合在第一和第三节点之间的第一共源共栅晶体管、以及耦合在第二和第四节点之间的第二共源共栅晶体管。
对于等于k*given_size的第一共源共栅晶体管的给定尺寸，第二共源共栅晶体管的尺寸等于(2-k)*given_size。此外，对于等于 k*given_size的第一电流镜晶体管的给定尺寸，第二电流镜晶体管的尺寸等于(2-k)*given_size，K小于1。
以下公开使得本领域技术人员能够制造和使用本文公开的主题。本文所描述的一般原则可应用于除上述详述之外的实施例和应用，而不脱离本公开的精神和范围。本公开不限于所示的实施例，而是要给予与本文公开或建议的原理和特征一致的最宽范围。
现在参照图2描述的是具有共源共栅补偿的放大器100(例如，运算放大器)，与现有技术设计相比，共源共栅晶体管的跨导以提供加强的稳定性和降低的功耗的方式被增强。
放大器100包括差分放大器级110(例如，误差放大器级)和输出级120，并且负载125连接至输出级120。
差分放大器级110包括耦合至尾部电流源晶体管MN5的一对差分输入晶体管MN1和MN2、共源共栅晶体管MN3和MN4以及电流镜(或负载)晶体管MP1和MP2。
更详细地，差分输入晶体管对由NMOS晶体管MN1和MN2组成。NMOS晶体管MN1的源极连接至尾部节点Ntail，其漏极连接至第一节点N1，并且其栅极被连接以接收反馈电压Vfb。NMOS晶体管MN2的源极连接至尾部节点Ntail，其漏极连接至第二节点N2，并且其栅极被连接以接收参考电压Vref。注意，尾部晶体管MN5是 NMOS晶体管，其漏极连接至尾部节点Ntail，其源极连接至地，并且其栅极被连接以接收第一偏置电压Vb1。
共源共栅晶体管MN3是NMOS晶体管，其漏极连接至第一节点 N1，其源极连接至第三节点N3，并且其栅极连接至第二偏置电压Vb2。共源共栅晶体管MN4是NMOS晶体管，其漏极连接至第二节点N2，其源极连接至第四节点N4，并且其栅极连接至NMOS晶体管MN3 的栅极并由此连接至第二偏置电压Vb2。共源共栅晶体管MN3和 MN4具有相同的尺寸。
电流镜晶体管MP1是PMOS晶体管，其源极连接至电源电压Vsup，其漏极连接至第三节点N3，并且其栅极在第三节点N3处连接至其漏极。电流镜晶体管MP2是PMOS晶体管，其源极连接至电源电压Vsup，其漏极连接至第四节点N4，并且其栅极连接至PMOS晶体管MP1的栅极并由此连接至第三节点N3。PMOS晶体管MP1和MP2具有相同的尺寸。
补偿输出晶体管MP3是PMOS晶体管，其源极连接至电源电压Vsup并由此连接至晶体管MP2的源极，其漏极连接至第四节点N4 并由此连接至晶体管MP2的漏极，并且其栅极连接至PMOS晶体管 MP1和MP2的栅极。共源共栅晶体管MN6是NMOS晶体管，其漏极连接至节点N4并由此连接至NMOS晶体管MN4的漏极，其源极连接至第二节点N2并由此连接至晶体管MN4的源极，并且其栅极连接至NMOS晶体管MN3和MN4的栅极并由此连接至第二偏置电压Vb2。电流源晶体管MN7是NMOS晶体管，其漏极连接至第二节点N2并由此连接至NMOS晶体管MN6和MN4的源极，其源极连接至地，并且其栅极连接至NMOS晶体管MN5的栅极并由此连接至第一偏置电压Vb1。
注意，图2中的晶体管的尺寸以与流过它们的电流的比例相同的比例相对于图1A中的晶体管的尺寸进行缩放。
因此，注意，MN5的尺寸为k*(Tt的尺寸)，MN1的尺寸为k* (Tdi1的尺寸)，MN2的尺寸为k*(Tdi2的尺寸)，MN3的尺寸为 k*(Tc1的尺寸)，MN4的尺寸为k*(Tc2的尺寸)，MP1的尺寸为 k*(Tm1的尺寸)，并且MP2的尺寸为k*(Tm2的尺寸)。因此，还要注意，MP3的尺寸为2(1-k)*(Tm1或Tm2的尺寸)，MN6的尺寸为2(1-k)*(Tc1或Tc2的尺寸)，以及MN7的尺寸为(1-k)*(MN5的尺寸)。
输出级120包括PMOS晶体管MP4，其源极连接至电源电压Vsup，其漏极连接至输出节点Nout，以及其栅极连接至第四节点N4并由此连接至PMOS晶体管MP2和MP3的漏极。电容器C1表示由于PMOS 晶体管MP4引起的栅极电容以及节点N4处的寄生电容。补偿电容器 Cc连接在第二节点N2和输出节点Nout之间。
在操作中，差分对MN1和MN2获取Vfb和Vref之间的差，并将差乘以增益。共源共栅晶体管MN4和MN6通过电容器Cc提供补偿，而由晶体管MP1、MP2和MP3形成的电流镜形成差分放大器110 的有源负载，并在节点N4处提供差分放大器110的输出。输出晶体管MP4被节点N4偏置，并生成输出电流Iout。反馈电压Vfb在感测电阻器R2和R1的中心抽头处生成并且表示输出电流Iout。
差分放大器级110的总偏置电流I被分为两部分—通过尾部晶体管MN5的电流I1以及通过尾部晶体管MN7的电流I3。注意，由尾部晶体管MN5汲取的电流I1等于k*I，而当Vref等于Vfb时，通过每个支路汲取的电流I2为I2＝k*I/2。由晶体管MP3发出并由晶体管 MN7吸收的电流I3为I3＝(1-k)*I；因此，注意，I＝I1+I3＝k*I+(1-k) *I。总偏置电流I的这种划分意味着，与具有偏置电流I的现有技术设计(诸如图1A)相比，将共源共栅补偿晶体管MN6添加到差分放大器级不消耗额外功率，如将要解释的，这提供了增加的共源共栅跨导。注意，本示例中使用的k的值小于1，并且与上面列出的晶体管尺寸的k值相同。
添加共源共栅补偿晶体管MN6使得能够通过MN6的跨导(标记为2(1-k)gm3)有效增强共源共栅晶体管MN4的跨导(标记为kgm3) 以帮助补偿，同时使差分放大器110的整体跨导不变。因此，注意，代替gm3的共源共栅MN4跨导(诸如图1A的现有技术设计)，共源共栅的有效跨导变为：
kgm3+2(1-k)gm3＝kgm3+2gm3-2kgm3＝2gm3-kgm3
共源共栅晶体管MN6的跨导的增强通过使用晶体管MP3将电流 I3馈送到共源共栅晶体管MN6的漏极以及使用尾部晶体管MN7从共源共栅晶体管MN6的源极取出电流I3来实现，并且对于晶体管MP2 和MP3使用相同的偏置使得差分放大器110的整体跨导不变。
注意，共源共栅晶体管MN4和MN6的整体跨导增加了(2-k) 倍，同时保持差分放大器110的整体跨导相同。
例如，从图3的曲线中可以看出放大器100的设计相对于现有技术设计的改进性能，图3示出了DC增益降低4.86dB(例如，对于k ＝0.25，降低1/(2-k)倍)、不变的高频性能和降低的峰值。还应注意，由于由共源共栅补偿晶体管MN6提供的跨导增加，图4的曲线示出了DC电源抑制比(PSRR)降低4.86dB(例如，对于k＝0.25，降低 1/(2-k)倍)、不变的中频PSRR以及改进的高频和峰值PSRR。
如果试图使用图1A的设计来实现放大器100跨导的相同增加，则例如，电流Icg将需要等于I*(1-0.5k)。因此，放大器100的设计与该现有技术设计相比电流消耗减少了I*(1-0.5k)。这还意味着，考虑到等效电流消耗是可接受的，跨导可改进(2-0.5k)倍，这又将进一步改进高频PSRR，记住Cap2的值需要相应地增加
Figure DEST_PATH_GDA0002885232530000141
倍以保持相同的相位裕度。因此，注意，在图5的曲线中，对于k＝0.25，低频PSRR保持不变，而高频PSRR改进了5.4dB，记住对于图5的示例，整体偏置电流I增加了比现有技术节省的电流量。
本领域技术人员将理解，在图2的设计中，代替使用与晶体管 MP2并联耦合的晶体管MP3并且代替使用与晶体管MN4并联耦合的晶体管MN6，可相反地增加晶体管MP2和MP4的尺寸(同时保持添加从节点N2汲取电流I3的晶体管MN7)。
这样的实施例如图6所示。在本实施例中，放大器100’由差分放大器级110’和输出级120组成。输出级120保持如上文参照图2所述。
在该应用中，差分放大器级110’包括：耦合至尾部电流源晶体管 MN5的差分输入晶体管对MN1和MN2、共源共栅晶体管MN3和 MN4’以及电流镜(或负载)晶体管MP1和MP2’。
更详细地，差分输入晶体管对由NMOS晶体管MN1和MN2组成。NMOS晶体管MN1的源极连接至尾部节点Ntail，其漏极连接至第一节点N1，以及其栅极被连接以接收反馈电压Vfb。NMOS晶体管MN2的源极连接至尾部节点Ntail，其漏极连接至第二节点N2，以及其栅极被连接以接收参考电压Vref。注意，尾部晶体管MN5是 NMOS晶体管，其漏极连接至尾部节点Ntail，其源极连接至地，以及其栅极被连接以接收第一偏置电压Vb1。
共源共栅晶体管MN3是NMOS晶体管，其漏极连接至第一节点 N1，其源极连接至第三节点N3，以及其栅极连接至第二偏置电压Vb2。共源共栅晶体管MN4’是NMOS晶体管，其漏极连接至第二节点N2，其源极连接至第四节点N4，以及其栅极连接至NMOS晶体管MN3 的栅极并由此连接至第二偏置电压Vb2。
电流镜晶体管MP1是PMOS晶体管，其源极连接至电源电压Vsup，其漏极连接至第三节点N3，以及其栅极在第三节点N3处连接至其漏极。电流镜晶体管MP2’是PMOS晶体管，其源极连接至电源电压Vsup，其漏极连接至第四节点N4，以及其栅极连接至PMOS晶体管MP1的栅极并由此连接至第三节点N3。
NMOS晶体管MN7的漏极耦合至节点N2和电容器Cc，其源极耦合至地，以及其栅极耦合至偏置电压Vb1。
晶体管MP1、MN1、MN2、MN3和MN5的尺寸分别为k乘以图 1A的晶体管Tm1、Tid1、Tid2、Tc1和Tt的尺寸。晶体管MP2’和 MN4’的尺寸分别为(2-k)乘以图1A的晶体管Tm2和Tc2的尺寸。
在差分放大器100的操作中，差分对MN1和MN2得到Vfb和 Vref之间的差，并将差乘以增益。共源共栅晶体管MN3和MN4’提供补偿，而由晶体管MP1和MP2’形成的电流镜形成差分放大器级110 的有源负载，并在节点N4处提供差分放大器110的输出。输出晶体管MP4被节点N4偏置，并生成输出电流Iout。反馈电压Vfb在感测电阻器R2和R1的中心抽头处生成并且表示输出电流Iout。
这里，注意：被晶体管MN5吸收的偏置电流I1等于kI；当Vref 等于Vfb时，由晶体管MP1发出的电流I2等于kI/2；并且被晶体管 MN7吸收的电流I3等于(1-k)I，而当Vref等于Vfb时，由晶体管MP2’发出的电流为I2+I3＝kI/2+(1-k)I。结果是，由电流镜晶体管MP2’发出到共源共栅晶体管MN4’的增加电流I2+I3引起MN4’的跨导的增加，而不增加晶体管MN2的跨导(因为MN2吸收电流I2，因为电流I3 旁路MN2)。因此，晶体管MN2的跨导保持kgm1，而共源共栅晶体管MN4’的跨导增加到：
kgm3+2(1-k)gm3＝2gm3-kgm3
差分放大器110’的整体跨导保持为gm1。
参照图7所示的差分放大器110’的小信号图，这可能是最容易看到的。由此，可以容易观察到，差分放大器110’的整体跨导为gmin ＝gm1，并因此保持不变。如上所述，共源共栅晶体管MN4’的跨导为gmcas＝(2-k)gm3，因此比现有技术增加了2-k倍。因此，将理解，通过差分放大器110’(以及差分放大器110)的设计，整体共源共栅器件跨导增加了2-k倍，但是对于相同的总偏置电流I，输入跨导保持相同。因此，节省了功率。
图6的放大器100’的性能与图2相比保持不变，因此先前呈现的曲线是适用的。
虽然本公开已经针对有限数目的实施例进行了描述，但本领域技术人员在受益于本公开的情况下将理解，可以在不脱离本文所公开的本公开的范围的情况下设想其他实施例。因此，本公开的范围仅限于所附权利要求。

Claims (28)

1.一种放大器，其特征在于，包括：
放大器级，所述放大器级包括：
差分晶体管对，接收第一电压和第二电压；
电流镜晶体管对；和
共源共栅晶体管对，被耦合在第一节点和第二节点处的所述差分晶体管对与第三节点和第四节点处的所述电流镜晶体管对之间；
其中所述差分晶体管对被耦合在所述共源共栅晶体管对与尾部节点之间；
尾部晶体管，从所述尾部节点汲取第一偏置电流，所述第一偏置电流具有的幅度等于总偏置电流与常数k的乘积，所述常数k小于一；
第一电流源晶体管，从所述第一节点或所述第二节点汲取第二偏置电流，使得所述第二偏置电流旁路所述差分晶体管对中的一个晶体管，所述第二偏置电流具有的幅度等于所述总偏置电流与一个值的乘积，所述一个值等于一减去k；以及
输出级，被所述第三节点或所述第四节点偏置。
2.根据权利要求1所述的放大器，其特征在于，还包括：
第二电流源晶体管，与所述电流镜晶体管对中的一个晶体管并联耦合；以及
补偿共源共栅晶体管，与所述共源共栅晶体管对中的一个晶体管并联耦合；
其中所述第二电流源晶体管将所述第二偏置电流发出至所述补偿共源共栅晶体管，并且所述第一电流源晶体管从所述补偿共源共栅晶体管吸收所述第二偏置电流。
3.根据权利要求1所述的放大器，其特征在于，所述差分晶体管对包括：第一差分输入晶体管，被耦合在所述第一节点和所述尾部节点之间，并且接收所述第一电压；以及第二差分输入晶体管，被耦合在所述第二节点和所述尾部节点之间，并且接收所述第二电压；其中所述电流镜晶体管对包括被耦合在电源电压和所述第三节点之间的第一电流镜晶体管、以及被耦合在所述电源电压和所述第四节点之间的第二电流镜晶体管，所述第一电流镜晶体管和所述第二电流镜晶体管为电流镜关系；其中所述共源共栅晶体管对包括被耦合在所述第一节点和所述第三节点之间的第一共源共栅晶体管、以及被耦合在所述第二节点和所述第四节点之间的第二共源共栅晶体管。
4.根据权利要求3所述的放大器，其特征在于，还包括：
第二电流源晶体管，与所述第二电流镜晶体管并联耦合；以及
补偿共源共栅晶体管，与所述第二共源共栅晶体管并联耦合；
其中所述第二电流源晶体管将所述第二偏置电流发出至所述补偿共源共栅晶体管，并且所述第一电流源晶体管从所述补偿共源共栅晶体管吸收所述第二偏置电流。
5.根据权利要求4所述的放大器，其特征在于，对于等于k*given_size的所述第二电流镜晶体管的给定尺寸，所述第二电流源晶体管的尺寸为(1-k)*given_size；并且其中对于等于k*given_size的所述第二共源共栅晶体管的给定尺寸，所述补偿共源共栅晶体管的尺寸为2(1-k)*given_size。
6.根据权利要求3所述的放大器，其特征在于，所述第二电流镜晶体管大于所述第一电流镜晶体管；并且其中所述第二共源共栅晶体管大于所述第一共源共栅晶体管。
7.根据权利要求6所述的放大器，其特征在于，对于等于k*given_size的所述第一共源共栅晶体管的给定尺寸，所述第二共源共栅晶体管的尺寸等于(2-k)*given_size；并且其中对于等于k*given_size的所述第一电流镜晶体管的给定尺寸，所述第二电流镜晶体管的尺寸等于(2-k)*given_size。
8.根据权利要求1所述的放大器，其特征在于，所述放大器级为误差放大器级，其中所述第一电压为表示由所述输出级向负载递送的电流的反馈电压，并且其中所述第二电压为参考电压。
9.一种放大器，其特征在于，包括：
放大器级，所述放大器级包括：
差分晶体管对，接收第一电压和第二电压；
电流镜晶体管对；和
共源共栅晶体管对，被耦合在所述差分晶体管对与所述电流镜晶体管对之间；
共源共栅补偿级，所述共源共栅补偿级包括：
输出晶体管，被所述电流镜晶体管对偏置；和
补偿共源共栅晶体管，被所述共源共栅晶体管对偏置；以及
输出级，被耦合至所述共源共栅补偿级。
10.根据权利要求9所述的放大器，其特征在于：
所述差分晶体管对包括第一差分输入晶体管和第二差分输入晶体管；
所述电流镜晶体管对包括第一电流镜晶体管和第二电流镜晶体管；以及
所述共源共栅晶体管对包括第一共源共栅晶体管和第二共源共栅晶体管，所述第一共源共栅晶体管和所述第二共源共栅晶体管分别耦合在所述第一差分输入晶体管和所述第二差分输入晶体管与所述第一电流镜晶体管和所述第二电流镜晶体管之间；并且
其中：
所述输出晶体管具有与所述第二电流镜晶体管相同的偏置；以及
所述补偿共源共栅晶体管具有与所述第二共源共栅晶体管相同的偏置。
11.根据权利要求10所述的放大器，其特征在于，所述放大器级包括误差放大器级；其中所述第一电压包括反馈电压，并且所述第二电压包括参考电压；并且其中所述输出级包括：
输出晶体管，被所述共源共栅补偿级的所述输出晶体管的输出偏置，并且生成负载电流；以及
感测电阻，被配置为根据所述负载电流生成所述第二电压。
12.根据权利要求9所述的放大器，其特征在于，
其中所述差分晶体管对包括：
第一NMOS晶体管，具有漏极、耦合至尾部节点的源极、以及被耦合以接收所述第二电压的栅极；和
第二NMOS晶体管，具有漏极、耦合至所述尾部节点的源极、以及被耦合以接收所述第一电压的栅极；
其中所述电流镜晶体管对包括：
第一PMOS晶体管，具有耦合至电源节点的源极、耦合至第一中间节点的漏极、以及耦合至所述第一PMOS晶体管的所述漏极的栅极；和
第二PMOS晶体管，具有耦合至所述电源节点的源极、耦合至第二中间节点的漏极、以及耦合至所述第一PMOS晶体管的所述栅极的栅极；
其中所述共源共栅晶体管对包括：
第三NMOS晶体管，具有耦合至所述第一中间节点的漏极、耦合至所述第一NMOS晶体管的所述漏极的源极、以及栅极；和
第四NMOS晶体管，具有耦合至所述第二中间节点的漏极、耦合至所述第二NMOS晶体管的所述漏极的源极、以及耦合至所述第三NMOS晶体管的所述栅极的栅极；并且
尾部电流源，包括第五NMOS晶体管，所述第五NMOS晶体管具有耦合至所述尾部节点的漏极、耦合至地的源极、以及栅极；
其中所述共源共栅补偿级的所述输出晶体管包括第三PMOS晶体管，所述第三PMOS晶体管具有耦合至所述电源节点的源极、耦合至所述第二PMOS晶体管的所述漏极的漏极、以及耦合至所述第一PMOS晶体管的所述栅极和所述第二PMOS晶体管的所述栅极的栅极；
其中所述共源共栅补偿级的所述补偿共源共栅晶体管包括第六NMOS晶体管，所述第六NMOS晶体管具有耦合至所述第三PMOS晶体管的所述漏极的漏极、以及耦合至所述第三NMOS晶体管的所述栅极和所述第四NMOS晶体管的所述栅极的栅极；以及
其中所述共源共栅补偿级包括第七NMOS晶体管，所述第七NMOS晶体管具有耦合至所述第六NMOS晶体管的所述源极的漏极、耦合至地的源极、以及耦合至所述第五NMOS晶体管的所述栅极的栅极。
13.根据权利要求12所述的放大器，其特征在于，所述输出级包括：
第四PMOS晶体管，具有耦合至所述电源节点的源极、耦合至输出节点的漏极、以及耦合至所述第二PMOS晶体管的所述漏极和所述第三PMOS晶体管的所述漏极的栅极；
电容器，被耦合在所述第四PMOS晶体管的所述栅极和所述电源节点之间；
补偿电容器，被耦合在所述第六NMOS晶体管的所述源极和所述输出节点之间；以及
分压器，被耦合在所述输出节点和地之间，其中所述第二电压在所述分压器的中心抽头处产生，并且其中所述分压器的所述中心抽头被耦合至所述第一NMOS晶体管的所述栅极。
14.根据权利要求12所述的放大器，其特征在于，所述第五NMOS晶体管的所述栅极和所述第七NMOS晶体管的所述栅极被耦合以接收第一偏置电压。
15.根据权利要求9所述的放大器，其特征在于，所述差分晶体管对包括第一晶体管和第二晶体管，所述第一晶体管的栅极被耦合至所述第二电压，并且所述第二晶体管的栅极被耦合至所述第一电压；并且其中所述差分晶体管对的所述第一晶体管的跨导与所述共源共栅补偿级的所述补偿共源共栅晶体管的跨导去耦。
16.根据权利要求9所述的放大器，其特征在于，所述电流镜晶体管对包括的晶体管具有彼此相同的长宽比；其中所述共源共栅晶体管对包括的晶体管具有彼此相同的长宽比；并且其中：
所述差分晶体管对包括第一差分输入晶体管和第二差分输入晶体管；
所述电流镜晶体管对包括第一电流镜晶体管和第二电流镜晶体管，其中所述第二电流镜晶体管与所述共源共栅补偿级的所述输出晶体管并联耦合；并且
所述共源共栅晶体管对包括第一共源共栅晶体管和第二共源共栅晶体管，所述第一共源共栅晶体管和所述第二共源共栅晶体管分别耦合在所述第一差分输入晶体管和所述第二差分输入晶体管与所述第一电流镜晶体管和所述第二电流镜晶体管之间，所述第二共源共栅晶体管与所述补偿共源共栅晶体管并联耦合。
17.根据权利要求16所述的放大器，其特征在于，所述放大器级还包括被配置为从尾部节点吸收第一电流的尾部电流源；其中所述第一差分输入晶体管被配置为将第二电流发出至所述尾部节点；其中所述第二差分输入晶体管也被配置为将所述第二电流发出至所述尾部节点；其中所述第一电流镜晶体管被配置为将所述第二电流发出至所述第一共源共栅晶体管；其中所述第二电流镜晶体管被配置为将所述第二电流发出至所述第二共源共栅晶体管；其中所述第二电流等于所述第一电流的一半；其中所述输出晶体管被配置为将第三电流发出至所述共源共栅补偿晶体管；并且其中所述共源共栅补偿级还包括电流吸收晶体管，所述电流吸收晶体管被配置为从所述共源共栅补偿晶体管吸收所述第三电流以使所述第三电流旁路所述第二差分输入晶体管。
18.根据权利要求9所述的放大器，其特征在于，所述放大器级还包括被配置为从尾部节点吸收第一电流的尾部电流源；其中所述电流镜晶体管对均被配置为将第二电流发出至所述共源共栅晶体管对中的一个晶体管，所述第二电流等于所述第一电流的一半；其中所述差分晶体管对均被配置为将所述第二电流发出至所述尾部节点；其中所述输出晶体管被配置为将第三电流发出至所述共源共栅补偿晶体管；并且其中所述共源共栅补偿级还包括电流吸收晶体管，所述电流吸收晶体管被配置为从所述共源共栅补偿晶体管吸收所述第三电流以使所述第三电流旁路所述差分晶体管对。
19.一种放大器，其特征在于，包括：
放大器级，所述放大器级包括：
第一差分输入晶体管和第二差分输入晶体管，分别接收第一电压和第二电压；
第一电流镜晶体管和第二电流镜晶体管；
第一共源共栅晶体管和第二共源共栅晶体管，被耦合在所述第一差分输入晶体管和所述第二差分输入晶体管与所述第一电流镜晶体管和所述第二电流镜晶体管之间；
尾部电流源，被耦合以从所述第一差分输入晶体管和所述第二差分输入晶体管吸收第一电流，使得所述第一差分输入晶体管和所述第二差分输入晶体管均将第二电流发出至所述尾部电流源，所述第二电流等于所述第一电流的一半；
电流源，被配置为从所述第二共源共栅晶体管吸收第三电流，使得所述第三电流旁路所述第二差分输入晶体管；以及
输出级，被所述第二电流镜晶体管和所述第二共源共栅晶体管偏置，
其中所述第一电流镜晶体管被配置为将所述第二电流发出至所述第一共源共栅晶体管，但是所述第二电流镜晶体管的尺寸不同于所述第一电流镜晶体管的尺寸，以将等于所述第二电流和所述第三电流的总和的电流发出至所述第二共源共栅晶体管；
其中所述第一共源共栅晶体管被配置为将所述第二电流发出至所述第一差分输入晶体管，但是所述第二共源共栅晶体管的尺寸不同于所述第一共源共栅晶体管的尺寸，以从所述第二电流镜晶体管汲取等于所述第二电流和所述第三电流的总和的电流，使得所述第二共源共栅晶体管的跨导大于所述第一共源共栅晶体管的跨导，所述第二差分输入晶体管具有与所述第一差分输入晶体管相同的跨导。
20.根据权利要求19所述的放大器，其特征在于，所述第二电流镜晶体管大于所述第一电流镜晶体管；其中所述第二共源共栅晶体管大于所述第一共源共栅晶体管；并且其中所述第一差分输入晶体管和所述第二差分输入晶体管具有相同的尺寸。
21.根据权利要求20所述的放大器，其特征在于，所述尾部电流源包括晶体管；并且其中所述电流源包括的晶体管具有与所述尾部电流源的所述晶体管相同的尺寸。
22.根据权利要求19所述的放大器，其特征在于，所述放大器级包括误差放大器级；其中所述第一电压包括反馈电压，并且所述第二电压包括参考电压；并且其中所述输出级包括：
输出晶体管，被所述第二电流镜晶体管和所述第二共源共栅晶体管偏置，并且生成负载电流；以及
感测电阻，被配置为根据所述负载电流生成所述第二电压。
23.根据权利要求19所述的放大器，其特征在于，
其中所述第一差分输入晶体管包括第一NMOS晶体管，所述第一NMOS晶体管具有漏极、耦合至尾部节点的源极、以及被耦合以接收所述第二电压的栅极；
其中所述第二差分输入晶体管包括第二NMOS晶体管，所述第二NMOS晶体管具有漏极、耦合至所述尾部节点的源极、以及被耦合以接收所述第一电压的栅极；
其中所述第一电流镜晶体管包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合至电源节点的源极、耦合至第一中间节点的漏极、以及耦合至所述第一PMOS晶体管的所述漏极的栅极；
其中所述第二电流镜晶体管包括第二PMOS晶体管，所述第二PMOS晶体管具有耦合至所述电源节点的源极、耦合至第二中间节点的漏极、以及耦合至所述第一PMOS晶体管的所述栅极的栅极；
其中所述第一共源共栅晶体管包括第三NMOS晶体管，所述第三NMOS晶体管具有耦合至所述第一中间节点的漏极、耦合至所述第一NMOS晶体管的所述漏极的源极、以及栅极；
其中所述第二共源共栅晶体管包括第四NMOS晶体管，所述第四NMOS晶体管具有耦合至所述第二中间节点的漏极、耦合至所述第二NMOS晶体管的所述漏极的源极、以及耦合至所述第三NMOS晶体管的所述栅极的栅极；以及
其中所述尾部电流源包括第五NMOS晶体管，所述第五NMOS晶体管具有耦合至所述尾部节点的漏极、耦合至地的源极、以及被耦合以接收偏置电压的栅极；以及
其中所述电流源包括第六NMOS晶体管，所述第六NMOS晶体管具有耦合至所述第四NMOS晶体管的所述源极的漏极、耦合至地的源极、以及也被耦合以接收所述偏置电压的栅极。
24.根据权利要求23所述的放大器，其特征在于，所述输出级包括：
第三PMOS晶体管，具有耦合至所述电源节点的源极、耦合至输出节点的漏极、以及耦合至所述第二PMOS晶体管的所述漏极的栅极；
电容器，被耦合在所述第三PMOS晶体管的所述漏极与所述电源节点之间；
补偿电容器，被耦合在所述第四NMOS晶体管的所述源极与所述输出节点之间；以及
分压器，被耦合在所述输出节点与地之间，其中所述第二电压在所述分压器的中心抽头处产生，并且所述分压器的所述中心抽头被耦合至所述第一NMOS晶体管的所述栅极。
25.一种放大器，其特征在于，包括：
放大器级，所述放大器级包括：
第一差分输入晶体管和第二差分输入晶体管，分别接收第一电压和第二电压；
第一电流镜晶体管和第二电流镜晶体管，具有彼此不同的尺寸；
第一共源共栅晶体管和第二共源共栅晶体管，具有彼此不同的尺寸，并且被耦合在所述第一差分输入晶体管和所述第二差分输入晶体管与所述第一电流镜晶体管和所述第二电流镜晶体管之间；
其中所述第一电流镜晶体管和所述第二电流镜晶体管被耦合在电源节点与所述第一共源共栅晶体管和所述第二共源共栅晶体管之间；
其中所述第一差分输入晶体管和所述第二差分输入晶体管被耦合在所述第一共源共栅晶体管和所述第二共源共栅晶体管与尾部节点之间；和
尾部晶体管，被耦合以从所述尾部节点吸收第一电流；
电流源晶体管，与所述第二电流镜晶体管并联耦合；
补偿共源共栅晶体管，与所述第二共源共栅晶体管并联耦合；
第二尾部晶体管，从所述第二共源共栅晶体管汲取第二电流，使得所述第二电流旁路所述第二差分输入晶体管；以及
输出晶体管，被耦合在所述电源节点和输出节点之间，所述输出晶体管具有控制端子，所述控制端子被耦合至所述电流源晶体管的漏极和所述补偿共源共栅晶体管的漏极。
26.根据权利要求25所述的放大器，其特征在于，对于等于k*given_size的所述第二电流镜晶体管的给定尺寸，所述补偿共源共栅晶体管的尺寸为(1-k)*given_size。
27.根据权利要求25所述的放大器，其特征在于，对于等于k*given_size的所述第二共源共栅晶体管的给定尺寸，所述补偿共源共栅晶体管的尺寸为2(1-k)*given_size。
28.根据权利要求25所述的放大器，其特征在于，所述放大器级是误差放大器级，其中所述第一电压是表示由所述输出晶体管向负载递送的电流的反馈电压，并且所述第二电压是参考电压。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3951551B1 (en) * 2020-08-07 2023-02-22 Scalinx Voltage regulator and method
CN114598269A (zh) * 2020-12-07 2022-06-07 长鑫存储技术(上海)有限公司 共源共栅结构、输出结构、放大器与驱动电路
US11646706B2 (en) * 2021-08-18 2023-05-09 Hangzhou Geo-Chip Technology Co., Ltd. Common-source differential power amplifier and electronic device including the same
CN113870788B (zh) * 2021-10-08 2023-03-21 晟合微电子(肇庆)有限公司 摆率增强电路、通道放大器及显示装置
CN114285380B (zh) * 2021-12-29 2023-11-17 华中科技大学 轨到轨运算放大电路
CN115357085B (zh) * 2022-08-30 2023-08-08 广东工业大学 一种自偏置cmos电压基准源及确定线性灵敏度及电源抑制比的方法
CN115955205B (zh) * 2023-01-16 2023-11-28 无锡众享科技有限公司 一种用于以太网供电的跨导放大器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2223902A (en) 1988-10-14 1990-04-18 Philips Electronic Associated Transconductance amplifier
US6300831B1 (en) 1999-12-21 2001-10-09 Texas Instruments Incorporated Compensating a Gm-boosted folded-cascode amplifier
US6429720B1 (en) * 2000-05-12 2002-08-06 Analog Devices, Inc. RMS-DC converter using a variable gain amplifier to drive a squaring cell
US6995616B2 (en) 2003-10-14 2006-02-07 Broadcom Corporation Power amplifier having cascode architecture with separately controlled MOS transistor and parasitic bipolar transistor
US7471150B2 (en) * 2006-04-12 2008-12-30 Texas Instruments Incorporated Class AB folded cascode stage and method for low noise, low power, low-offset operational amplifier
US7639078B2 (en) * 2006-07-27 2009-12-29 Linear Technology Corporation Class AB folded-cascode amplifier having cascode compensation
US7528655B2 (en) * 2006-08-03 2009-05-05 Intersil Americas Inc. Amplifier with improved compensation topology and related amplifier circuit, system, and method
US7859338B2 (en) * 2007-07-26 2010-12-28 Broadcom Corporation Compact low-power class AB amplifier
JP2009284150A (ja) * 2008-05-21 2009-12-03 Panasonic Corp オフセットキャンセル回路及び表示装置
JP5594980B2 (ja) * 2009-04-03 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 非反転増幅回路及び半導体集積回路と非反転増幅回路の位相補償方法
EP2495872B1 (en) * 2011-03-01 2017-05-03 OCT Circuit Technologies International Limited Two-stage class AB operational amplifier
US9571052B1 (en) 2014-07-21 2017-02-14 Linear Technology Corporation Transconductance (gm) boosting transistor arrangement
US9819313B2 (en) * 2016-01-26 2017-11-14 Analog Devices, Inc. Envelope detectors with high input impedance
US10534385B2 (en) 2016-12-19 2020-01-14 Qorvo Us, Inc. Voltage regulator with fast transient response

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