CN212628126U - 阵列式图像传感芯片及电子设备 - Google Patents

Abstract

本申请公开一种阵列式图像传感芯片以及一种电子设备，所述阵列式图像传感芯片包括：核心区域，所述核心区域内形成有若干成像单元，每个成像单元内形成有若干阵列排布的像素；控制电路，与各成像单元连接，至少部分所述控制电路位于相邻成像单元之间的核心区域内。所述阵列式图像传感芯片充分利用芯片面积，降低芯片成本。

Description

阵列式图像传感芯片及电子设备

技术领域

本申请涉及图像传感技术领域，具体涉及一种阵列式图像传感芯片及一种电子设备。

背景技术

在当今消费电子的推动下，成像模组的成像质量和产量不断提高。目前阵列式成像模组，是利用阵列式微镜头及其对应的图像传感芯片组合，拍摄物体，其中每个微镜头对应图像传感芯片上的一个传感区域形成一个成像单元，每个成像单元得到不同的图像，将成像数据叠加合成一副图像。阵列式呈现规模组的高度较低，无需进行对焦。

传统的图像传感芯片上，传感区域上阵列排布像素，而仅有对应于透镜的若干传感区域的像素才能作为成像实用，其他区域的像素则无需成像，这就导致芯片的面积浪费。

如何针对阵列成像模式设计新的图像传感芯片，以避免芯片面积的浪费，进一步降低芯片成本，是目前亟待解决的问题。

实用新型内容

鉴于此，本申请提供一种阵列式图像传感芯片和一种电子设备，以提高用于阵列式成像的图像传感芯片的集成度。

本实用新型的技术方案提供一种阵列式图像传感芯片，包括：核心区域，所述核心区域内形成有若干成像单元，每个成像单元内形成有若干阵列排布的像素；控制电路，与各成像单元连接，至少部分所述控制电路位于相邻成像单元之间的核心区域内。

可选的，所述控制电路包括若干电路单元，每个电路单元对应于至少一个成像单元，用于对相应的成像单元的传感数据进行并行处理。

可选的，所述若干成像单元沿第一方向和第二方向排列，所述第一方向和所述第二方向相互垂直，或者所述第一方向和所述第二方向之间成钝角；所述成像单元内的像素按照行列形式阵列分布，各成像单元内位于同一列的像素耦合至同一列信号线，各成像单元内位于同一行的像素耦合至同一行信号线。

可选的，所述控制电路至少包括读取电路，所述读取电路包括若干读取单元，每一个读取单元对应于至少一个成像单元，且设置于位于同一列的成像单元之间，耦合至对应的成像单元的列信号线。

可选的，若干行偏置单元，位于核心区域外围，每个行偏置单元连接至位于同一行的读取单元，为各读取单元提供偏置。

可选的，所述控制电路还包括模数转换电路，所述模数转换电路包括若干模数转换单元，每个模数转换单元对应于至少一个读取单元，所述模数转换单元连接至对应的读取单元，并且沿列信号线的走向设置。

可选的，所述模数转换单元和所述读取单元之间的距离大于一设定阈值。

可选的，还包括：若干伪像素，设置于相邻成像单元之间的核心区域内。

可选的，所述控制电路还包括行选择电路，所述行选择电路位于所述核心区域的外围，包括若干行选择单元，每个行选择单元连接至位于同一行的若干成像单元。

可选的，还包括：若干存储单元，位于相邻成像单元之间的核心区域内；每个存储单元用于存储一个或多个成像单元的传感数据。

本实用新型的技术方案还提供一种电子设备，包括：如上述一项所述的阵列式图像传感芯片。

本申请的阵列式图像传感芯片的核心区域内形成有阵列分布的成像单元，以及至少部分控制电路，至少部分控制电路位于相邻的成像单元之间，可以充分利用核心区域内的非成像区域面积，减少芯片的外围区域面积。与传统的图像传感芯片相比，在核心区域面积相同的情况下，能够有效减少外围区域面积，从而减少芯片尺寸，降低成本。

进一步的，将控制电路中的读取电路设置于核心区域内，能够缩小读取电路与成像单元内像素距离，从而降低信号传输的功耗；并且针对各个成像单元分别设置读取电路，采用分布式的处理，能够降低各读取电路的工作频率。

进一步的，还可以在核心区域内设置存储单元，在高帧率场景下，通过存储单元进行数据存储，在无需改变像素结构的情况下，就能够实现全局快门读取。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是传统图像传感芯片的结构示意图；

图2至图7为本实用新型实施例的阵列式图像传感芯片的结构示意图。

具体实施方式

如背景技术中所述，传统的图像传感芯片用于阵列式成像会导致芯片面积浪费，造成成本浪费。

请参考图1，为传统图像传感芯片的结构示意图。

所述图像传感芯片100包括核心区域10和位于所述核心区域10外围的外围区域20，所述核心区域10内形成有阵列排布的像素11；所述外围区域20内形成有控制电路21以及引脚22。所述控制电路21用于控制并读取像素11的传感数据，引脚22作为芯片内部与外部之间电信号传输的连接端。

所述核心区域10内各位置处均分布有像素11。但是在所述图像传感芯片用于阵列式成像模式时，核心区域10上分布有阵列分布的微透镜，仅与微透镜对应位置处的部分区域12内的像素能够输出有效成像数据，而其他位置处的像素则为无效像素。无效像素占据芯片核心区域面积，造成芯片面积浪费，导致芯片集成度下降。

针对阵列成像的情景，发明人提供一种新的阵列式图像传感芯片，充分利用芯片的有效面积，提高芯片集成度。

下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。

请参考图2，为本实用新型一实施例的阵列式图像传感芯片的结构示意图。

该实施例中，所述阵列式图像传感芯片200包括核心区域210和外围区域220。

所述核心区域210内形成有若干成像单元211，每个成像单元211内形成有若干阵列排布的像素；控制电路212，与各成像单元211连接，至少部分所述控制电路212位于相邻成像单元211之间的核心区域210内。

具体的，该实施例中，仅在所述核心区域210的成像位置处形成若干像素构成的成像单元211，而非成像区域则用于形成控制电路212。图2中，示出了在所述核心区域210内的非成像区域尺寸足够的情况下，将所有控制电路212均形成于所述非成像区域内，仅在外围区域220内形成引脚221，从而可以充分利用核心区域内的非成像区域，减少外围区域220尺寸。与传统的图像传感芯片相比，在核心区域面积相同的情况下，能够有效减少外围区域面积，从而减少芯片尺寸，降低成本。

所述控制电路212包括用于读取传感数据的读取电路，对传感数据进行降噪、模数转换等数据处理电路以及存储电路等。所述控制电路212可以包括若干电路单元2121，与各成像单元211分别对应，用于分别读取各成像单元211内的传感数据，并进行数据处理，从而可以对各成像单元211内的传感数据进行并行处理，提高数据处理速度。在单个成像单元211内像素数量不变的情况下，可以通过增加成像单元211的数量来提高成像分辨率，此时由于对各成像单元211的传感数据进行并行处理，因此成像的帧率不会随分辨率的增加而改变，因此，能够降低高分辨率成像时对于帧率的要求，进而降低电路设计的难度。

且控制电路212与成像单元211内像素之间的距离缩小，数据传输所需的功耗将降低。由于每个电路单元2121对应的成像单元内的像素行列数较少，通过分布式并行处理，能够降低每个电路单元2121的工作频率，进而降低电路功耗。

成像分辨率的大小决定了成像单元211的数量及其内部的像素数量。对于同样尺寸的核心区域210，分辨率要求越大，非成像区域面积越小。在非成像区域面积较小的情况下，可以仅将部分控制电路形成于所述非成像区域内，部分控制电路形成于外围区域220内。本领域技术人员可以根据实际情况，进行合理的设置。

基于上述实施例的构思，本领域技术人员可以根据核心区域210内的非成像区域的面积，在所述成像单元211以外的非成像区域内形成至少部分控制电路，或者其他芯片结构，例如伪像素、存储器等，以提高芯片的利用率，降低成本。本领域技术人员也可以根据实际需要，合理设计非成像区域内的控制电路与各成像单元211之间的对应关系，使得控制电路内各电路单元与一个或多个成像单元对应，以实现分布式处理。

请参考图3，为本实用新型另一实施例的阵列式图像传感芯片的结构示意图。

该实施例中，所述阵列式图像传感芯片300包括核心区域310和外围区域320，所述外围区域320围绕所述核心区域310设置。

所述核心区域310内形成有若干阵列排布的成像单元311。该实施例中，若干成像单元311沿第一方向(X方向)和第二方向(Y方向)排列，所述第一方向和所述第二方向垂直，构成矩形阵列。具体的，以X方向为行方向，以Y方向为列方向。所述成像单元311内的像素(图中未示出)也按照行列形式阵列分布。各成像单元311内位于同一列的像素耦合至同一列信号线3111，各成像单元311内位于同一行的像素耦合至同一行信号线3112。具体的，位于同一行的成像单元311之间通过行信号线3112连接，位于同一列的成像单元311之间通过列信号线3111连接。

所述外围区域320内形成有伪像素区域321，所述伪像素区域321内形成有若干伪像素，所述伪像素可以用于提高芯片内像素图形分布均匀性，提高像素形成过程的工艺均匀性；所述伪像素还可以为黑色参考像素，用于进行数据校准；所述伪像素还可以为其他作用的非成像像素，在此不一一列举。

所述阵列式图像传感芯片300还包括控制电路，部分控制电路形成于所述外围区域320内，部分所述控制电路形成于所述核心区域310内。所述控制电路包括数据读取电路、偏置电路、行选择电路以及列选择电路等，各个功能电路之间相互配合，用于读取各像素的传感数据，进行处理后输出。

该实施例中，所述控制电路包括读取电路，所述读取电路包括若干读取单元312，每一个读取单元312对应于至少一个成像单元311，且设置于位于同一列的成像单元311之间，耦合至对应的成像单元311的列信号线3111。所述读取电路可以为模拟前端电路，用于读取各像素的传感数据。该实施中，每个成像单元311分别对应一个读取单元312，各个读取单元312可以通过时钟信号同步，同时并行读取多个成像单元311内的数据，提高效率。所述读取单元312用于获取传感数据，并对数据进行降噪放大等处理。

由于数据的读取是逐行按列读取，为了走线布局的方便，各个读取单元312与对应的成像单元311均沿Y方向排列，并且沿列信号线3111的走向设置，设置于列信号线3111的布线路径上。每个读取单元312与其对应的成像单元311相邻设置，以缩短读取单元312与像素之间的距离，提高信号传输速率，降低传输过程中的功耗。在其他实施中，若成像单元311之间的距离较小的情况下，也可以仅将读取电路中的部分电路单元设置于核心区域310内，例如将分别连接至各个像素单元的传感数据获取部分的电路设置于成像单元311之间，而将其他降噪、放大等部分电路设置于外围区域310内。

所述控制电路还可以包括偏置电路，包括若干行偏置单元324，所述行偏置单元324位于核心区域外围，每个行偏置单元324连接至位于同一行的读取单元312，为各读取单元312提供偏置电流或电压偏置。每个偏置单元324被多个成像单元311复用。该实施例中，通过多个偏置单元324为不同位置处的读取电路312提供偏置，可以尽可能降低走线长度，减少不同位置处的信号延迟。在其他实施例中，也可以通过单个偏置单元324同时为所有读取单元312提供偏置。

所述控制电路还包括行选择电路，所述行选择电路位于所述核心区域310外围的外围区域320内，包括若干行选择单元323，每个行选择单元323连接至位于同一行的若干成像单元311。每一行的若干成像单元311对应于一个行选择单元323，用于对成像单元311内的像素进行行选择。

该实施例中，所述控制电路还包括模数转换电路，所述模数转换电路包括若干模数转换单元313，每个模数转换单元313对应于至少一个读取单元312。该实施例中，所述模数转换单元313设置于外围区域320内，每一列的读取单元312对应一个模数转换单元313。每一个模数转换单元313内分别包括N个模数转换器，与每个成像单元311内的像素列数N相同，在其他实施例中，每个模数转换单元313内的模数转换器可以小于N，可以有多列像素公用一个模数转换器。在其他实施例中，单个模数转换单元313还可以对应于多列成像单元313。所述模数转换单元313可以采用跃升式模数转换器(Ramp ADC)，还可以采用逐次逼近型模数转换器(SAR ADC),循环结构模数转换器(Cyclic ADC),循环型逐次逼近型模数转换器(Cyclic SAR)，流水线模数转换器(Pipeline ADC)等，本领域技术人员可以根据需要合理选择合适结构的模数转换电路。

各个模数转换单元313通过模数转换偏置单元325提供电流或电压偏置，所述模数转换偏置单元325设置于外围区域320内靠近所述模数转换单元313的位置处。

所述外围区域320内还形成有列偏置电路322，为各成像单元311提供列偏置电流。

该实施例中，将读取电路形成于核心区域310内，每个成像单元311对应一个读取单元，充分利用了核心区域310内的非成像区域面积，提高了芯片面积利用率，降低芯片成本；并且，缩小了读取单元与像素之间的距离，降低信号传输功耗；且多个读取单元可以同步对各个成像单元进行数据读取操作，分布式的处理会使得每个读取单元的工作频率成比例下降，实现更低功耗；每个读取单元仅读取单个成像单元的数据，即便成像单元数量增加，以提高成像分辨率，也不会导致帧率提高，可以降低电路设计的难度。

请参考图4，为本实用新型另一实施例的阵列式图像传感芯片400的结构示意图。

该实施例中，所述控制电路的读取电路包括若干读取单元4312，每个读取单元4312对应于位于同一列的多个成像单元311，各个读取单元4312设置于同一行，便于通过外围区域320内的行偏置单元324，为各个读取单元4312提供偏置。

该实施例中，所述控制电路的列偏置电路包括若干列偏置单元422，每个列偏置单元422对应于同一列的多个成像单元311，为同一列的成像单元311提供电流或电压偏置。所述列偏置单元422和读取单元4312设置于同一列内相邻的成像单元311之间，沿对应列的成像单元311的列信号线3111的走向设置，以便于布线。

请参考图5，为本实用新型另一实施例阵列式图像传感芯片500的结构示意图。

该实施例中，在图4实施例的基础上，所述核心区域310内还形成有一个存储单元510，所述存储单元510可以为SRAM存储、DRAM存储或Flash存储中的任意一种或多种。

所述存储单元510的尺寸较大，可以设置于相邻列的成像单元311之间的非成像区域内。每个存储单元510用于存储一个或多个成像单元311的传感数据。

所述存储单元510与读取单元4312连接，用于寄存各时刻成像单元311输出的传感数据。通过在所述核心区域310内的非成像区域增加存储单元510，无需增大芯片的面积，即可实现全局快门的成像方式，通过存储单元510临时存储传感数据，再在需要的时刻读取，实现传感数据的输出的灵活性。现有技术中，要实现全局快门，通常需要对个像素增加存储结构，对数据进行存储。而本实施例中，通过设置存储单元510无需改变像素的结构，易于实现，且提高了芯片的利用率，使得芯片能够支持卷帘快门和全局快门两种模式。

请参考图6，为本实用新型另一实施例的阵列式图像传感芯片600的结构示意图。

该实施例中，所述阵列式图像传感芯片600的控制电路中的模数转换电路也设置于核心区域310内，具体的，所述模数转换电路包括若干模数转换单元613，设置于所述列信号线3111的走线方向上，与读取单元4312连接，用于对所述读取单元4312读取的模拟信号进行模数转换，以输出数字信号。

该实施例中，每个模数转换单元613对应于两个成像单元，具体的，对应于该模数转换单元613上方的两个成像单元311，每两个位于同一列的成像单元311之间设置有一个模数转换单元613。

该实施例中，所述列偏置单元6422和所述读取电路4312设置于相邻成像单元311之间的同一区域内。

所述存储单元510也可以根据实际的非成像区域的尺寸及其他电路单元的分布，合理调整尺寸及位置，以充分提高对芯片的核心区域310内的非成像区域的利用率。

较佳的，由于所述读取单元4312和模数转换单元613的电路特性，两者之间容易发生信号串扰，当所述读取单元4312和模数转换单元613均设置与核心区域310内时，需要对所述读取单元4312和模数转换单元613之间的距离进行限制，以减少信号串扰，所述模数转换单元和所述读取单元之间的距离大于一设定阈值，所述阈值可以根据实际情况进行调整。该实施例中，所述读取单元4312和模数转换单元613之间间隔有至少一个成像单元311。

该实施例中，在外围区域320内，仅保留有偏置电路、行选择电路以及伪像素区域321。由于所述偏置电路、行选择电路均能被多个像素单元或电路单元复用，因此，电路面积较小，将其设置于核心区域310内，对于芯片面积的缩小效果有限，且设置于外围区域320内，更方便线路布线。将所述核心区域310内的非成像区域内设置控制电路中与各像素对应的电路，能够较大程度的缩小芯片外围区域面积，且提高数据处理效率，降低功耗。

在其他实施例中，在成像单元311之间的非成像区域面积足够的情况下，也可以将外围区域内的其他电路结构或伪像素等均设置于核心区域310内。

请参考图7，为本实用新型一实施例的阵列式图像传感芯片的结构示意图。

图7仅示出了所述阵列图像传感芯片的核心区域710内的成像单元711的布局。

该实施中，所述成像单元711沿第一方向A-A’，第二方向B-B’排列，A-A’和B-B’之间成钝角，相邻的的成像单元711形成最小单元图形为三角形。相邻行的成像单元711相互错开，相邻列的成像单元711也相互错开。所述最小单元图形的三角形可以为等边三角形、也可以为等腰三角形。

上述像素单元711的阵列排布方式，与前述实施例中的最小单元图形为矩形的阵列排布方式相比，在相邻像素单元之间距离相同的情况下，能够提高核心区域711内排布的像素单元的数量。并且，位于同一列的像素单元711之间的纵向距离d长度增加两倍，在阵列间距相同的情况下，图7所示的排布方式，能够有效增加同一列内的相邻像素单元711之间的非成像区域的面积。由于读取电路以及模数转换电路等，需要设置于列信号线的排布路径上，同一列内的相邻像素单元711之间的非成像区域的面积增加，将容易在非成像区域内设置读取单元和模数转换单元，以及在非成像区域内设置更多的电路单元，从而提高芯片面积利用率，以及使得更多的模块可以共同工作，提高传感数据的读取和处理效率。

本实用新型的实施例还提供一种电子设备，包括如上述实施例中所述的阵列式图像传感芯片。所述阵列式图像传感芯片的成像单元阵列分布，将至少部分控制电路设置于芯片核心区域内的像素单元之间，能够充分利用芯片面积，减少外围区域面积，从而降低芯片成本，降低功耗以及提高数据读取效率，从而有利于降低电子设备的成本，提高所述电子设备的成像能力。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (11)

1.一种阵列式图像传感芯片，其特征在于，包括：

核心区域，所述核心区域内形成有若干成像单元，每个成像单元内形成有若干阵列排布的像素；

控制电路，与各成像单元连接，至少部分所述控制电路位于相邻成像单元之间的核心区域内。

2.根据权利要求1所述的阵列式图像传感芯片，其特征在于，所述控制电路包括若干电路单元，每个电路单元对应于至少一个成像单元，用于对相应的成像单元的传感数据进行并行处理。

3.根据权利要求1所述的阵列式图像传感芯片，其特征在于，所述若干成像单元沿第一方向和第二方向排列，所述第一方向和所述第二方向相互垂直，或者所述第一方向和所述第二方向之间成钝角；所述成像单元内的像素按照行列形式阵列分布，各成像单元内位于同一列的像素耦合至同一列信号线，各成像单元内位于同一行的像素耦合至同一行信号线。

4.根据权利要求3所述的阵列式图像传感芯片，其特征在于，所述控制电路至少包括读取电路，所述读取电路包括若干读取单元，每一个读取单元对应于至少一个成像单元，且设置于位于同一列的成像单元之间，耦合至对应的成像单元的列信号线。

5.根据权利要求4所述的阵列式图像传感芯片，其特征在于，若干行偏置单元，位于核心区域外围，每个行偏置单元连接至位于同一行的读取单元，为各读取单元提供偏置。

6.根据权利要求3所述的阵列式图像传感芯片，其特征在于，所述控制电路还包括模数转换电路，所述模数转换电路包括若干模数转换单元，每个模数转换单元对应于至少一个读取单元，所述模数转换单元连接至对应的读取单元，并且沿列信号线的走向设置。

7.根据权利要求6所述的阵列式图像传感芯片，其特征在于，所述模数转换单元和所述读取单元之间的距离大于一设定阈值。

8.根据权利要求1所述的阵列式图像传感芯片，其特征在于，还包括：若干伪像素，设置于相邻成像单元之间的核心区域内。

9.根据权利要求1所述的阵列式图像传感芯片，其特征在于，所述控制电路还包括行选择电路，所述行选择电路位于所述核心区域的外围，包括若干行选择单元，每个行选择单元连接至位于同一行的若干成像单元。

10.根据权利要求1所述的阵列式图像传感芯片，其特征在于，还包括：若干存储单元，位于相邻成像单元之间的核心区域内；每个存储单元用于存储一个或多个成像单元的传感数据。

11.一种电子设备，其特征在于，包括：

如权利要求1至10中任一项所述的阵列式图像传感芯片。

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