CN212588275U - 一种同步整流电路的驱动电路 - Google Patents
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Abstract
本实用新型涉及一种同步整流电路的驱动电路，包括用于同步整流的开关管Q4和开关管Q5、驱动绕组以及副边绕组，开关管Q4的漏极连接副边绕组的非同名端，开关管Q4的栅极作为驱动端口GC，开关管Q5的漏极连接副边绕组的同名端，且作为检测端口AW3，开关管Q5的栅极作为驱动端口GD，驱动绕组的同名端为绕组端口AW1，驱动绕组的非同名端为绕组端口AW2，还包括集成电路驱动电路，集成电路驱动电路包括集成电路U1、第一驱动电路、第二驱动电路、稳压电路和延迟关断电路。本实用新型解决的技术问题是实现开关管Q4、Q5的交替互补导通，防止高频下两开关管的共通；拓扑轻、空载时，及时关断开关管，减小损耗，提高拓扑全面性能和稳定性。
Description
技术领域
本实用新型涉及同步整流领域，特别涉及一种同步整流电路的驱动电路。
背景技术
由于MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor,金属-氧化物半导体场效应晶体管)技术于二十世纪末开始大幅进步，促使同步整流技术被引入到开关电源领域，给开关电源的效率与温升带来了巨大改善，甚至可以与软开关技术一较高下。同步整流技术在开关电源领域得到广泛的应用，也已经成为现代开关电源技术的标志，高水平的开关电源几乎都使用同步整流技术。目前使用的同步整流技术有自驱动方式的同步整流、控制IC方式的同步整流和辅助绕组方式的同步整流。
现有辅助绕组方式的同步整流在轻空载时，绕组电压仍然能够维持同步整流MOS管导通，造成其轻空载时损耗大；现有的芯片它驱双管驱动技术在高频模式下极易共通。
实用新型内容
有鉴于此，本实用新型要解决的技术问题是提出一种同步整流电路的驱动电路，减少辅助绕组方式的同步整流电路轻空载时的损耗，防止控制IC方式的同步整流在同时控制两个开关管时出现高频共通，有效克服现有的重大缺陷，提高系统的全面性能和稳定性。
为解决上述技术问题，本实用新型提供的技术方案如下：
一种同步整流电路的驱动电路，包括用于同步整流的开关管Q4和开关管Q5、驱动绕组以及副边绕组，开关管Q4的漏极连接副边绕组的非同名端，开关管Q4的栅极作为驱动端口GC，开关管Q5的漏极连接副边绕组的同名端，且作为检测端口AW3，开关管Q5的栅极作为驱动端口GD，驱动绕组的同名端为绕组端口AW1，驱动绕组的非同名端为绕组端口AW2，还包括集成电路驱动电路，集成电路驱动电路包括集成电路U1、第一驱动电路、第二驱动电路、稳压电路和延迟关断电路。
集成电路U1用于根据其采样引脚采样到的电压，通过其驱动输出引脚输出不同电平的电压给第一驱动电路和第二驱动电路，当采样到的电压为负压时，输出的电压为高电平，当采样到的电压为零或正向电压时，输出的电压为低电平，集成电路U1的采样引脚接检测端口AW3，开关管Q4的源极和开关管Q5的源极接集成电路U1的引脚GND，第一驱动电路用于控制开关管Q5的导通与关断，第一驱动电路的第一输入端接集成电路U1的驱动输出引脚，第一驱动电路的第二输入端接绕组端口AW2，第一驱动电路的输出端接驱动端口GD。
第二驱动电路用于控制开关管Q4的导通与关断，第二驱动电路的输入端接集成电路U1的驱动输出引脚，第二驱动电路的输出端接驱动端口GC。
稳压电路用于为第二驱动电路提供导通电压，稳压电路的稳压端接入第二驱动电路，稳压电路的地端接集成电路U1的引脚GND。
延迟关断电路用于在绕组端口AW2输出的电压逐渐减小过程中，后于开关管Q5关断，确保开关管Q5在绕组端口AW1输出高电平的电压导通开关管Q4时处于关断状态，延迟关断电路的第一输入端接绕组端口AW1，延迟关断电路的第二输入端接绕组端口AW2，延迟关断电路的输出端接入第二驱动电路。
作为第一驱动电路的一种具体实施方式，第一驱动电路包括二极管D2、电阻R3、电阻R4、电阻R5和开关管Q3，开关管Q3的漏级连接绕组端口AW2，开关管Q3的源极连接电阻R4的一端，电阻R4的另一端和二极管D2的阳极连接驱动端口GD，二极管D2的阴极与电阻R5的一端连接，开关管Q3的栅极连接电阻R3的一端，电阻R3的另一端和电阻R5的另一端连接集成电路U1的驱动输出引脚。
优选地，第一驱动电路还包括二极管D1，二极管D1的阴极连接绕组端口AW2，二极管D1的阳极连接驱动端口GD。
作为第二驱动电路的一种具体实施方式，第二驱动电路包括二极管D3、电阻R2和开关管Q2，二极管D3的阳极连接集成电路U1的驱动输出引脚，二极管D3的阴极与电阻R2的一端连接，电阻R2的另一端连接开关管Q2的栅极，开关管Q2的源极连接驱动端口GC。
优选地，第二驱动电路还包括二极管D5，二极管D5的阳极连接开关管Q2的源极，二极管D5的阴极连接检测端口AW3。
作为稳压电路的一种具体的实施方式，稳压电路包括电阻R1和电容C1，电阻R1和电容C1并联，电阻R1的一端和电容C1的一端连接开关管Q2的栅极，电阻R1的另一端和电容C1的另一端连接集成电路U1的引脚GND。
优选地，稳压电路还包括二极管D4，二极管D4和电阻R1、电容C1并联，二极管D4的阴极连接开关管Q2的栅极，二极管D4的阳极连接集成电路U1的引脚GND。
作为延迟关断电路的一种具体实施方式，延迟关断电路包括开关管Q1和二极管D6，开关管Q1的漏极连接开关管Q2的漏极，且连接绕组端口AW1，开关管Q1的栅极连接二极管D6的阴极，二极管D6的阳极作为延迟关断电路的第二输入端，开关管Q1的源极接集成电路U1的引脚GND。
作为延迟关断电路的一种具体实施方式，延迟关断电路包括开关管Q1、电阻R6和电阻R7，开关管Q1的漏极连接开关管Q2的漏极，且连接绕组端口AW1，开关管Q1的栅极连接电阻R6的一端和电阻R7的一端，电阻R6的另一端作为延迟关断电路的第二输入端，开关管Q1的源极和电阻R7的另一端接集成电路U1的引脚GND。
优选地，延迟关断电路还包括二极管D7，二极管D7的阴极连接延迟关断电路的第二输入端，二极管D7的阳极接集成电路U1的引脚GND。
采用上述方案，能够达到如下技术效果：
1.本实用新型通过混合设置辅助绕组方式的同步整流和控制IC方式的同步整流，另加与门控制，使得电路输出驱动更加精准，有效的解决了现有技术在辅助绕组方式的同步整流轻空载时的损耗过大的问题；
2.本实用新型通过加设延迟关断电路确保在开关电源各个模式下延迟关断电路滞后于开关管Q5关断，从而确保互补驱动在高频状态下更加精准可靠，解决现有绕组驱动高频易共通的问题；
3.本实用新型在现有领域实现技术突破，提出一种混合式同步整流电路，包含控制IC方式的同步整流与辅助绕组方式的同步整流。
附图说明
图1为本实用新型第一实施例同步整流电路的驱动电路原理图；
图2为本实用新型第二实施例同步整流电路的驱动电路原理图；
图3为本实用新型第三实施例同步整流电路的驱动电路原理图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
第一实施例
图1为本实用新型第一实施例同步整流电路的驱动电路原理图，包括用于同步整流的开关管Q4和开关管Q5、驱动绕组以及副边绕组，开关管Q4的漏极连接副边绕组的非同名端，开关管Q4的栅极作为驱动端口GC，开关管Q5的漏极连接副边绕组的同名端，且作为检测端口AW3，开关管Q5的栅极作为驱动端口GD，驱动绕组的同名端为绕组端口AW1，驱动绕组的非同名端为绕组端口AW2。
还包括集成电路驱动电路，集成电路驱动电路包括集成电路U1、第一驱动电路、第二驱动电路、稳压电路和延迟关断电路。
集成电路U1包含四个引脚，分别为驱动输出引脚VG、外部供电引脚VDD、采样引脚VD和引脚GND，开关管Q4的源极和开关管Q5的源极接引脚GND，采样引脚VD接检测端口AW3。
第一驱动电路包括二极管D2、电阻R3、电阻R4、电阻R5和开关管Q3，开关管Q3的漏级连接绕组端口AW2，开关管Q3的源极连接电阻R4的一端，电阻R4的另一端和二极管D2的阳极连接驱动端口GD，二极管D2的阴极与电阻R5的一端连接，开关管Q3的栅极连接电阻R3的一端，电阻R3的另一端和电阻R5的另一端连接驱动输出引脚VG。
第二驱动电路包括二极管D3、电阻R2和开关管Q2，二极管D3的阳极连接驱动输出引脚VG，二极管D3的阴极与电阻R2的一端连接，电阻R2的另一端连接开关管Q2的栅极，开关管Q2的源极连接驱动端口GC。
稳压电路包括电阻R1和电容C1，电阻R1和电容C1并联，电阻R1的一端和电容C1的一端连接开关管Q2的栅极，电阻R1的另一端和电容C1的另一端连接引脚GND。
延迟关断电路包括开关管Q1和二极管D6，开关管Q1的漏极连接开关管Q2的漏极，且连接绕组端口AW1，开关管Q1的栅极连接二极管D6的阴极，二极管D6的阳极连接绕组端口AW2，开关管Q1的源极接引脚GND。
集成电路U1中，外部供电引脚VDD的电压值在其自身的工作电压范围内，当采样引脚VD的电压为负压时，驱动输出引脚VG为高电平，当采样引脚VD的电压为零或正向电压时，驱动输出引脚VG为低电平。
集成电路U1在正常工作时，采样引脚VD的电压为负压，驱动输出引脚VG为高电平，开关管Q3导通，此时，若驱动绕组驱动绕组端口AW1为高电平，驱动端口GD则也为高电平，开关管Q5导通；若驱动绕组驱动绕组端口AW1为低电平，驱动端口GD则也为低电平，开关管Q5关断。集成电路U1进入轻空载模式时，采样引脚VD的电压为负压，驱动输出引脚VG为低电平时，无论驱动绕组驱动绕组端口AW1是高电平还是低电平，开关管Q3都处于关断状态，驱动端口GD均为低电平。故开关管Q5的导通条件为驱动输出引脚VG与绕组端口AW1均为高电平，与门控制，驱动端口GD输出高电平。
在拓扑轻载或空载时，集成电路U1进入轻空载模式，驱动输出引脚VG为低电平，开关管Q3关断，驱动端口GD输出低电平，其对应控制的开关管Q5关断并以开关管Q5体二极管导通，此时稳压电路的稳压端也同样为低电平，开关管Q2的栅极为低电平，开关管Q2处于关断状态，此时驱动端口GC输出低电平，其对应控制的开关管Q4关断并以开关管Q4体二极管导通，故降低了拓扑轻、空载时的损耗。
上述情境中损耗的降低也可通过降低集成电路U1的占空比到较小的方式达成，此时开关管Q4、Q5以小占空比导通。
本实用新型的控制方式仍受绕组控制时序控制，仅在轻、空载时，通过关断开关管Q2和开关管Q3达到降低损耗的技术效果。绕组的控制时序可以使驱动绕组和副边绕组的电压随着主功率绕组的翻转而迅速翻转，可以有效地避免因它驱芯片驱动延时导致同步整流电路中开关管Q4和开关管Q5共通的问题。具体工作过程如下。
除了拓扑轻、空载模式下，通过稳压电路，开关管Q2的栅极持续为高电平状态，若绕组端口AW1为高电平，则驱动端口GC输出高电平。
当采样引脚VD测到检测端口AW3的电压小于零时，驱动输出引脚VG处于高电平输出，此时绕组端口AW2输出高电平，开关管Q3导通，驱动端口GD为高电平，开关管Q5通过驱动端口GD的高电平而导通，此时尽管开关管Q2栅极通过稳压电路的高电平存在可导通的条件，但此时绕组端口AW1输出低电平，开关管Q2关断，开关管Q4通过驱动端口GC的低电平而关断；
采样引脚VD测到检测端口AW3的电压大于零的时候，驱动输出引脚VG处于低电平输出，由于绕组翻转绕组端口AW2输出低电平，开关管Q3关闭，开关管Q5通过驱动端口GD的低电平而关断，二极管D6使开关管Q5优先于开关管Q1关断，在确保开关管Q5已经关断的情况下再关断开关管Q1，此时开关管Q2的栅极通过稳压电路的高电平存在可导通的条件，绕组端口AW1也输出高电平，开关管Q2导通，开关管Q4通过驱动端口GC的高电平而导通，进而实现了开关管Q4和开关管Q5的交替互补导通，防止开关管Q4和开关管Q5共通。
第二实施例
图2为本实用新型第二实施例同步整流电路的驱动电路原理图，本实施例与第一实施例不同之处在于：还包括二极管D1、二极管D4、二极管D5和二极管D7，二极管D1的阴极连接绕组端口AW2，二极管D1的阳极连接驱动端口GD，二极管D5的阳极连接开关管Q2的源极，二极管D5的阴极连接检测端口AW3，二极管D4和电阻R1、电容C1并联，二极管D4的阴极连接开关管Q2的栅极，二极管D4的阳极连接引脚GND，二极管D7的阴极连接二极管D6的阳极，二极管D7的阳极接引脚GND。
二极管D1用于加速驱动端口GD对应的开关管Q5的关断，避免关断延时。
二极管D5用于加速驱动端口GC对应的开关管Q4的关断，避免关断延时。
二极管D4通过并联电阻R1和电容C1，在开关频率较大时，仍然可以保证开关管Q2的栅极电压在开关管Q2的开通电压以上。
二极管D7用于钳位绕组端口AW2电平，允许其最大负压为二极管D7的导通压降。
本实施例的工作原理与第一实施例工作原理相同，在此不作赘述。
第三实施例
图3为本实用新型第三实施例同步整流电路的驱动电路原理图，本实施例与第二实施例不同之处在于：延迟关断电路中，选用电阻R6和电阻R7组成分压器件代替二极管D6，电阻R6串联进开关管Q1的栅极和绕组端口AW1之间，电阻R7的一端连接开关管Q1的栅极和电阻R6的一端的连接点，二极管D7的阴极连接电阻R6的另一端，电阻R7的另一端和二极管D7的阳极连接引脚GND。
在绕组端口AW2输出的电压逐渐减小过程中，电阻R6和电阻R7分压，控制开关管Q5优先于开关管Q1关断，在确保开关管Q5已经关断的情况下再关断开关管Q1，从而当绕组端口AW1为高电平促使开关管Q4开通时，开关管Q5为关断状态，防止开关管Q4和开关管Q5共通。电阻R6和电阻R7的作用等同于第二实施例中的二极管D6。
本实施例的工作原理与第二实施例相同，在此不作赘述。
本实用新型的实施方式不限于此，在其他实施例中，二极管D1、二极管D4、二极管D5、二极管D7可以任一或组合式地选用、去除，仍在本实用新型的保护范围内，以实现相同或相似的功能；二极管D6可以被其他分压元器件替代，仍在本实用新型的保护范围内，以实现相同或相似的功能；电阻R1、电阻R2、电阻R3、电阻R4、电阻R5可以任一或组合式地通过串并联形式获得，仍在本实用新型的保护范围内；电容C1、电容C2可以任一或全部通过串并联形式获得，仍在本实用新型的保护范围内；按照本实用新型的上述内容，利用本领域的普通技术知识和惯用手段，在不脱离本实用新型上述基本技术思想前提下，本实用新型中具体实施电路还可以做出其它多种形式的修改、替换或变更，均落在本实用新型权利保护范围之内。
Claims (10)
1.一种同步整流电路的驱动电路，包括用于同步整流的开关管Q4和开关管Q5、驱动绕组以及副边绕组，开关管Q4的漏极连接副边绕组的非同名端，开关管Q4的栅极作为驱动端口GC，开关管Q5的漏极连接副边绕组的同名端，且作为检测端口AW3，开关管Q5的栅极作为驱动端口GD，驱动绕组的同名端为绕组端口AW1，驱动绕组的非同名端为绕组端口AW2，
其特征在于：还包括集成电路驱动电路，集成电路驱动电路包括集成电路U1、第一驱动电路、第二驱动电路、稳压电路和延迟关断电路，
集成电路U1用于根据其采样引脚采样到的电压，通过其驱动输出引脚输出不同电平的电压给第一驱动电路和第二驱动电路，当采样到的电压为负压时，输出的电压为高电平，当采样到的电压为零或正向电压时，输出的电压为低电平，集成电路U1的采样引脚接检测端口AW3，开关管Q4的源极和开关管Q5的源极接集成电路U1的引脚GND，第一驱动电路用于控制开关管Q5的导通与关断，第一驱动电路的第一输入端接集成电路U1的驱动输出引脚，第一驱动电路的第二输入端接绕组端口AW2，第一驱动电路的输出端接驱动端口GD，
第二驱动电路用于控制开关管Q4的导通与关断，第二驱动电路的输入端接集成电路U1的驱动输出引脚，第二驱动电路的输出端接驱动端口GC，
稳压电路用于为第二驱动电路提供导通电压，稳压电路的稳压端接入第二驱动电路，稳压电路的地端接集成电路U1的引脚GND，
延迟关断电路用于在绕组端口AW2输出的电压逐渐减小过程中，后于开关管Q5关断，确保开关管Q5在绕组端口AW1输出高电平的电压导通开关管Q4时处于关断状态，延迟关断电路的第一输入端接绕组端口AW1，延迟关断电路的第二输入端接绕组端口AW2，延迟关断电路的输出端接入第二驱动电路。
2.根据权利要求1所述的同步整流电路的驱动电路，其特征在于：所述的第一驱动电路包括二极管D2、电阻R3、电阻R4、电阻R5和开关管Q3，开关管Q3的漏级连接绕组端口AW2，开关管Q3的源极连接电阻R4的一端，电阻R4的另一端和二极管D2的阳极连接驱动端口GD，二极管D2的阴极与电阻R5的一端连接，开关管Q3的栅极连接电阻R3的一端，电阻R3的另一端和电阻R5的另一端连接集成电路U1的驱动输出引脚。
3.根据权利要求2所述的同步整流电路的驱动电路，其特征在于：所述的第一驱动电路还包括二极管D1，二极管D1的阴极连接绕组端口AW2，二极管D1的阳极连接驱动端口GD。
4.根据权利要求1所述的同步整流电路的驱动电路，其特征在于：所述的第二驱动电路包括二极管D3、电阻R2和开关管Q2，二极管D3的阳极连接集成电路U1的驱动输出引脚，二极管D3的阴极与电阻R2的一端连接，电阻R2的另一端连接开关管Q2的栅极，开关管Q2的源极连接驱动端口GC。
5.根据权利要求4所述的同步整流电路的驱动电路，其特征在于：所述的第二驱动电路还包括二极管D5，二极管D5的阳极连接开关管Q2的源极，二极管D5的阴极连接检测端口AW3。
6.根据权利要求1所述的同步整流电路的驱动电路，其特征在于：所述的稳压电路包括电阻R1和电容C1，电阻R1和电容C1并联，电阻R1的一端和电容C1的一端连接开关管Q2的栅极，电阻R1的另一端和电容C1的另一端连接集成电路U1的引脚GND。
7.根据权利要求6所述的同步整流电路的驱动电路，其特征在于：所述的稳压电路还包括二极管D4，二极管D4和电阻R1、电容C1并联，二极管D4的阴极连接开关管Q2的栅极，二极管D4的阳极连接集成电路U1的引脚GND。
8.根据权利要求1所述的同步整流电路的驱动电路，其特征在于：所述的延迟关断电路包括开关管Q1和二极管D6，开关管Q1的漏极连接开关管Q2的漏极，且连接绕组端口AW1，开关管Q1的栅极连接二极管D6的阴极，二极管D6的阳极作为延迟关断电路的第二输入端，开关管Q1的源极接集成电路U1的引脚GND。
9.根据权利要求1所述的同步整流电路的驱动电路，其特征在于：所述的延迟关断电路包括开关管Q1、电阻R6和电阻R7，开关管Q1的漏极连接开关管Q2的漏极，且连接绕组端口AW1，开关管Q1的栅极连接电阻R6的一端和电阻R7的一端，电阻R6的另一端作为延迟关断电路的第二输入端，开关管Q1的源极和电阻R7的另一端接集成电路U1的引脚GND。
10.根据权利要求8或9所述的同步整流电路的驱动电路，其特征在于：所述的延迟关断电路还包括二极管D7，二极管D7的阴极连接延迟关断电路的第二输入端，二极管D7的阳极接集成电路U1的引脚GND。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned | ||
| AV01 | Patent right actively abandoned | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20210223 Effective date of abandoning: 20240719 |
|
| AV01 | Patent right actively abandoned |
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