CN212301773U - 一种adc性能测试电路、芯片和设备 - Google Patents

Abstract

本实用新型提供了一种ADC性能测试电路、芯片和设备，其电路包括：测试模块，放置有待测芯片，用于接入对应ADC通道所输入的测试信号至所述待测芯片进行测试，并将产生的测试数据先从ADC通道的数据寄存器存储到数组中，再将数组中的测试数据搬运到第一储存模块；控制模块，与所述测试模块连接，用于读取所述第一储存模块储存的所述测试数据进行处理得到所述待测芯片的静态参数和动态参数。本实用新型解决数据实时存储困难的问题，并实现了数据储存稳定，准确高效的效果，以及有效可靠地自动化测试ADC的动态参数和静态参数。

Description

一种ADC性能测试电路、芯片和设备

技术领域

本实用新型涉及ADC测试技术领域，尤指一种ADC性能测试电路、芯片和设备。

背景技术

随着工、农业的发展，多路数据采集势必将得到越来越多的应用，为适应这一趋势，作这方面的研究就显得十分重要。总之，不论在哪个应用领域中，数据采集与处理将直接影响工作效率和所取得的经济效益。数据采集系统，从严格的意义上来说，应该是用计算机控制的多路数据自动检测或巡回检测，并且能够对数据实行存储、处理、分析计算以及从检测的数据中提取可用的信息，供显示、记录、打印或描绘的系统。

在数据采集系统中，ADC(Analog-to-DigitalConverter)即模拟/数字转换器是模拟量与数字量接口的关键部件。现实世界中的信号，如温度、声音、无线电波、或者图像等，都是模拟信号，需要转换成容易储存、进行编码、压缩、或滤波等处理的数字形式，模拟/数字转换器正是为此而诞生，发挥出不可替代的作用。目前，随着数字处理技术的飞速发展，在通讯、消费电器、工业与医疗仪器以及军工产品中，对ADC的需求越来越多。ADC的测试是进行ADC研究、新产品试制和开发，以及ADC生产与应用中不可缺少的一个重要手段。

ADC的性能好坏直接影响整个系统指标的高低和性能好坏，从而使得ADC的性能测试变得十分重要。高速、高精度、低功耗、多通道是ADC未来的发展趋势。对于ADC来说，其动态参数和静态参数均格外重要，因而如何成为非常有意义的工作。因而，如何解决现有ADC测试中数据实时存储困难的问题，以及如何自动化测试ADC的动态参数和静态参数是目前本领域技术人员亟待解决的技术问题。

发明内容

本实用新型的目的是提供一种ADC性能测试电路、芯片和设备，实现解决数据实时存储困难的问题，以及有效可靠地自动化测试ADC的动态参数和静态参数。

本实用新型提供的技术方案如下：

本实用新型提供一种ADC性能测试电路，其特征在于，包括：测试模块，放置有待测芯片，用于接入对应ADC通道所输入的测试信号至所述待测芯片，并将产生的测试数据先从ADC通道的数据寄存器存储到数组中，再将数组中的测试数据搬运到第一储存模块；

控制模块，与所述测试模块连接，用于读取所述第一储存模块储存的所述测试数据进行处理得到所述待测芯片的静态参数和动态参数。

本实用新型还提供一种芯片，其特征在于，集成有所述的ADC性能测试电路。

本实用新型还提供一种ADC性能测试设备，集成有所述的ADC性能测试电路。

通过本实用新型提供的一种ADC性能测试电路、芯片和设备，能够解决数据实时存储困难的问题，以及有效可靠地自动化测试ADC的动态参数和静态参数。

附图说明

下面将以明确易懂的方式，结合附图说明优选实施方式，对一种ADC性能测试电路、芯片和设备的上述特性、技术特征、优点及其实现方式予以进一步说明。

图1是本实用新型一种ADC性能测试电路的一个实施例的结构示意图；

图2是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图；

图3是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图；

图4是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图；

图5是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图；

图6是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图；

图7是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图；

图8是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图；

图9是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图；

图10是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图；

图11是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图；

图12是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图；

图13是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图；

图14是本实用新型一种ADC性能测试电路的另一个实施例的结构示意图。

具体实施方式

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对照附图说明本实用新型的具体实施方式。显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

为使图面简洁，各图中只示意性地表示出了与本实用新型相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

本实用新型的一个实施例，如图1所示，一种ADC性能测试电路，包括：

测试模块10，放置有待测芯片，用于接入对应ADC通道所输入的测试信号至所述待测芯片，并将产生的测试数据先从ADC通道的数据寄存器存储到数组中，再将数组中的测试数据搬运到第一储存模块20；

控制模块30，与所述测试模块10连接，用于读取所述第一储存模块20储存的所述测试数据进行处理得到所述待测芯片的静态参数和动态参数。

进一步优选地，还包括：

供电模块，用于接入供电电源(DC_Power)并转换输出第一工作电源(3.3V)、第二数字工作电源(VDD DUT)和第二模拟工作电源(VDDA)，以分别向所述测试模块10和控制模块30供电。

进一步优选地，所述供电模块包括：第一电压转换单元、第二电压转换单元和第三电压转换单元；

所述第一电压转换单元，用于接入所述供电电源(DC_Power)并转换输出第一工作电源(3.3V)和第二工作电源(5V)；

所述第二电压转换单元，与所述第一电压转换单元连接，用于将所述第二工作电源(5V)转换为所述第二数字工作电源(VDD DUT)；

所述第三电压转换单元，与所述第一电压转换单元连接，用于将所述第二工作电源(5V)转换为所述第二模拟工作电源(VDDA)。

进一步优选地，如图5所示，所述第一电压转换单元包括：电源接入连接器(P28)、第一转换连接器(SW1)、第一连接器(P45)、第一电压转换器(U10)和第二连接器(P29)；

所述电源接入连接器(P28)的第二接口(2)和第三接口(3)分别接入所述供电电源(DC_Power)后接地，所述电源接入连接器(P28)的第一接口(1)与所述第一转换连接器(SW1)的第一接口(1)连接；

所述第一转换连接器(SW1)的第二接口(2)分别与所述第一电压转换器(U10)的电源输入引脚(IN)、所述第一连接器(P45)的第一接口(1)和第二接口(2)连接输出所述第二工作电源(5V)；

所述第一电压转换器(U10)的接地引脚(GND)通过第一电容组与所述第一电压转换器(U10)的电源输入引脚(IN)连接后接地；

所述第一电压转换器(U10)的接地引脚(GND)通过第二电容组与所述第一电压转换器(U10)的电源输出引脚(OUT)连接后接地；

所述第一电压转换器(U10)的电源输出引脚(OUT)与所述第二连接器(P29)的第一接口(1)连接，所述第二连接器(P29)的第二接口(2)输出所述第一工作电源(3.3V)。

具体的，第一电容组包括第五十电容(S50)和第五十一电容(C51)，且第五十电容(S50)和第五十一电容(C51)并联，第二电容组包括第五十二电容(S52)和第五十三电容(C53)，且第五十二电容(S52)和第五十三电容(C53)并联。

进一步优选地，如图6所示，所述第二电压转换单元包括：第三连接器(P40)、第二电压转换器(U5)和第四连接器(P41)；

所述第三连接器(P40)的第一接口(1)接入所述第二工作电源(5V)，所述第三连接器(P40)的第二接口(2)分别与所述第二电压转换器(U5)的电源输入引脚(IN)和第三电容组的一端连接，所述第三电容组的另一端接地；

所述第二电压转换器(U5)的电源输入引脚(IN)与所述第二电压转换器(U5)的使能引脚(EN)短接，所述第二电压转换器(U5)的接地引脚(GND)接地；

所述第二电压转换器(U5)的采样反馈引脚(FB)分别与第一可调电阻(R81)和第一电阻(R80)的一端连接，所述第一电阻(80)的另一端接地；

所述第一可调电阻(R81)与所述第二电压转换器(U5)的电源输出引脚(OUT)连接后与所述第四连接器(P41)的第一接口(1)连接，所述第四连接器(P41)的第二接口(2)输出所述第二数字工作电源(VDD DUT)。

具体的，第三电容组包括第六十电容(60)和第七十一电容(71)，且第六十电容(60)和第七十一电容(71)并联。

进一步优选地，如图7所示，所述第三电压转换单元包括：第五连接器(P42)(P42)、第三电压转换器(U6)和第六连接器(P43)；

所述第五连接器(P42)的第一接口(1)接入所述第二工作电源(5V)，所述第五连接器(P42)的第二接口(2)分别与所述第三电压转换器(U6)的电源输入引脚(IN)连接和第四电容组的一端连接，所述第四电容组的另一端接模拟地；

所述第三电压转换器(U6)的电源输入引脚与所述第三电压转换器(U6)的使能引脚(EN)短接，所述第三电压转换器(U6)的接地引脚(GND)接模拟地；

所述第三电压转换器(U6)的采样反馈引脚(FB)分别与第二可调电阻(R83)和第二电阻(82)的一端连接，所述第二电阻(R82)的另一端接模拟地；

所述第二可调电阻(R83)与所述第三电压转换器(U6)的电源输出引脚(OUT)连接后与所述第六连接器(P43)的第一接口(1)连接，所述第六连接器(P43)的第二接口(2)输出所述第二数字工作电源(VDD DUT)。

具体的，第四电容组包括第六十二电容(62)和第七十电容(70)，且六十二电容(62)和第七十电容(70)并联。

进一步优选地，所述测试模块10包括：ADC测试通道选择单元，第一ADC测试单元和第二ADC测试；

所述ADC测试通道选择单元，与外部信号发生器连接用于切换对应的ADC测试通道以选择对应的ADC测试单元进行测试；

所述第一ADC测试单元，与所述ADC测试通道选择单元连接，用于在所述ADC测试通道选择单元选中时接入对应ADC通道所输入的测试信号进行测试；

所述第二ADC测试单元，与所述ADC测试通道选择单元连接，用于在所述ADC测试通道选择单元选中时接入对应ADC通道所输入的测试信号进行测试。

进一步优选地，所述第一ADC测试单元包括：

第一ADC通道，用于接入对应ADC通道所输入的测试信号；

第一时钟子单元，用于产生第一时钟信号；

第一启动子单元，用于产生第一启动信号；

第一调试子单元，用于产生调试控制信号；

测试子单元，用于装载所述待测芯片且与第一测试芯片和所述待测芯片连接，还分别与所述第一ADC通道、第一时钟子单元、第一启动子单元、第一调试子单元连接，用于向所述第一测试芯片提供所述测试信号、第一时钟信号、第一启动信号、调试控制信号、第二数字工作电源(VDD DUT)和第二模拟工作电源(VDDA)以对所述待测芯片进行测试，并将测试数据储存至数组中。

进一步优选地，如图10、图11、图13所示，所述第一时钟子单元包括：第一晶振(X2)；

所述第一启动子单元包括：第七连接器(P11)；

所述第一调试子单元包括：第一复位开关(RESET1)、第一调试连接器(P91)和第八连接器(P8)；

所述测试子单元(U1)包括：第一测试芯片(U2)；

所述测试子单元(U1)的第十三引脚(13)与所述第一晶振(X2)的一端连接后与所述第一测试芯片(U2)的第一测试引脚(PD1或者6)连接，所述测试子单元(U1)的第十二引脚(12)与所述第一晶振(X2)的另一端连接后与第一测试芯片(U2)的第二测试引脚(PD0或者5)连接；

所述测试子单元(U1)的第十四引脚(14)与第八连接器(P8)的第六接口(6)连接后与所述第一测试芯片(U2)的第三测试引脚(NRST或者7)连接，所述第八连接器(P8)的第六接口(6)与所述第一复位开关(RESET1)的第二接口(2)连接并接入所述第二数字工作电源(VDD DUT)；

所述测试子单元(U1)的第七十四引脚(74)与第八连接器(P8)的第二接口(2)连接后与所述第一测试芯片(U2)的第四测试引脚(PA13或者34)连接；

所述测试子单元(U1)的第七十九引脚(79)与第八连接器(P8)的第四接口(4)连接后与所述第一测试芯片(U2)的第五测试引脚(PA14或者37)连接；

所述测试子单元(U1)的第九十七引脚(97)与第七连接器(11)的第二接口(2)连接后与所述第一测试芯片(U2)的第六测试引脚(BOOT0或者44)连接；

所述第八连接器(P8)的第一接口(1)、第三接口(3)和第五接口(5)分别与所述第一调试连接器(P91)的第七接口(7)、第九接口(9)和第十五接口(15)连接，所述第一调试连接器(P91)的第一接口(1)和第二接口(2)短接后接入所述第一工作电源(3.3V)；

所述第七连接器(11)(P11)的第一接口(1)接入所述第二数字工作电源(VDDDUT)，所述七连接器(P11)的第三接口(3)接地；

所述测试子单元(U1)的第六引脚(6)、第五十一引脚(51)、第七十七引脚(77)和第一百零三引脚(103)分别与所述第九连接器(P2)的第一接口(1)、第二接口(2)、第三接口(3)和第四接口(4)一一对应连接后接入所述第二数字工作电源(VDD DUT)；

所述测试子单元(U1)的第六引脚(6)与所述第一测试芯片(U2)的第一供电引脚(1)连接后接入所述第二数字工作电源(VDD DUT)；

所述测试子单元(U1)的第五十一引脚(51)、第七十七引脚(77)和第一百零三引脚(103)分别与所述第一测试芯片(U2)的第二供电引脚(24)、第三供电引脚(36)和第四供电引脚(48)连接；

所述测试子单元(U1)的第二十二引脚(22)与所述第一测试芯片(U2)的第五供电引脚(9)连接后接入所述第二模拟工作电源(VDDA)；

所述测试子单元(U1)的第五十引脚(50)、第七十六引脚(76)和第一百零二引脚(102)分别与所述第一测试芯片(U2)的第六供电引脚(23)、第七供电引脚(35)和第八供电引脚(47)连接；

所述第一测试芯片(U2)的第二供电引脚(24)和第六供电引脚(23)分别通过第五电容组连接后接地，所述第一测试芯片(U2)的第四供电引脚(48)和第八供电引脚(47)分别通过第六电容组连接后接地，所述第一测试芯片(U2)的第三供电引脚(36)和第七供电引脚(35)分别通过第七电容组连接后接地；

所述测试子单元(U1)的第二十三引脚(23)、第二十四引脚(24)、第二十五引脚(25)、第二十七引脚(27)、第三十引脚(30)、第三十一引脚(31)、第三十二引脚(32)、第三十三引脚(33)、第七十引脚(70)、第七十一引脚(71)、第五十三引脚(53)、第五十四引脚(54)、第五十五引脚(55)和第五十六引脚(56)分别通过所述连接通道切换单元与所述第一测试芯片(U2)的第一控制引脚(PA0或者10)、第二控制引脚(PA1或者11)、第三控制引脚(PA2或者12)、第四控制引脚(PA3或者13)、第五控制引脚(PA4或者14)、第六控制引脚(PA5或者15)、第七控制引脚(PA6或者16)、第八控制引脚(PA7或者17)、第九控制引脚(PA9或者30)、第十控制引脚(PA10或者31)、第十一控制引脚(PB12或者25)、第十二控制引脚(PB13或者26)、第十三控制引脚(PB14或者27)、第十四控制引脚(PB15或者28)一一对应连接；

所述测试子单元(U1)的第十九引脚(19)与所述第一测试芯片(U2)的第九供电引脚(VSSA或者8)连接后接模拟地(GNDA)。

具体的，第五电容组包括第二十七电容(C27)和第二十八电容(C28)，第二十七电容(C27)与第二十八电容(C28)并联。第六电容组第十一电容(C11和第十二电容(C12)，第十一电容(C11与第十二电容(C12)并联。

进一步优选地，所述第二ADC测试单元包括：

第二ADC通道，用于接入对应ADC通道所输入的测试信号；

第二时钟子单元，用于产生第二时钟信号；

第二启动子单元，用于产生第二启动信号；

第二调试子单元，用于产生调试控制信号；

测试子单元(U1)，用于装载所述待测芯片且与第二测试芯片和所述待测芯片连接，还分别与所述第二ADC通道、第二时钟子单元、第二启动子单元、第二调试子单元连接，用于向所述第二测试芯片提供所述测试信号、第二时钟信号、第二启动信号、调试控制信号、第一工作电源(3.3V)以对所述待测芯片进行测试，并将测试数据储存至所述第一储存模块20中。

进一步优选的，如图10、图12、图14所示，所述第二时钟子单元包括：第二晶振(X1)；

所述第二启动子单元包括：第十连接器(P12)；

所述第二调试子单元包括：第二复位开关(RESET2)、第二调试连接器(P92)和第十一连接器(P10)；

所述测试子单元(U1)包括：第二测试芯片(U3)；

所述第二晶振(X1)的一端与所述第二测试芯片(U3)的第一测试引脚(PD1或者6)连接，所述第二晶振(X1)的另一端与第二测试芯片(U3)的第二测试引脚(PD0或者5)连接；

所述第十一连接器(P10)的第六接口(6)与所述第二测试芯片(U3)的第三测试引脚(NRST或者7)连接，所述第二复位开关(RESET2)的第二接口(2)与第十二连接器(P6)的第二接口(2)连接；

所述第二测试芯片(U3)的第一供电引脚(1)、第二供电引脚(24)、第三供电引脚(36)、第四供电引脚(48)、第五供电引脚(9)分别与第十二连接器(P6)的第二接口(2)，所述第十二连接器(P6)的第一接口(1)接入所述第一工作电源(3.3V)；

所述第二测试芯片(U3)的第四测试引脚(PA13或者34)和第五测试引脚(PA14或者37)分别与第十一连接器(P10)的第二接口(2)和第四接口(4)连接；

所述第十一连接器(P10)的第二接口(2)、第四接口(4)和第六接口(6)分别与所述第二调试连接器(P92)的第七接口(7)、第九接口(9)和第十五接口(15)连接，所述第二调试连接器(P92)的第一接口(1)和第二接口(2)短接后接入所述第一工作电源(3.3V)；

所述第二测试芯片(U3)的第六测试引脚(BOOT0或者44)与所述第十连接器(P12)的第二接口(2)连接，所述第十连接器(P12)的第一接口(1)与所述第十二连接器(P6)的第二接口(2)连接，所述第十连接器(P12)的第三接口(3)接地；

所述第二测试芯片(U3)的第二供电引脚(24)和第六供电引脚(23)分别通过第八电容组连接后接地，所述第二测试芯片(U3)的第四供电引脚(48)和第八供电引脚(47)分别通过第九电容组连接后接地，所述第二测试芯片(U3)的第三供电引脚(36)和第七供电引脚(35)分别通过第十电容组连接后接地，所述第二测试芯片(U3)的第五供电引脚(9)和第九供电引脚(VSSA或者8)分别通过第十一电容组连接后接地；

所述测试子单元的第二十五引脚(25)、第二十七引脚(27)、第三十引脚(30)、第五十三引脚(53)、第五十四引脚(54)、第五十五引脚(55)和第五十六引脚(56)分别通过所述连接通道切换单元与所述第二测试芯片(U3)的第三控制引脚(PA2或者12)、第四控制引脚(PA3或者13)、第五控制引脚(PA4或者14)、第十一控制引脚(PB12或者25)、第十二控制引脚(PB13或者26)、第十三控制引脚(PB14或者27)、第十四控制引脚(PB15或者28)一一对应连接。

进一步优选地，如图4、图9和图12所示，所述第一储存模块20包括：固态存储器(SRAM)和第十三连接器(JP9)；

所述固态存储器(SRAM)的第一数据引脚(1或者CE#)和第二数据引脚(2或者SO/SIO【1】)分别与所述第二测试芯片(U3)的第十一控制引脚(PB12或者25)和第十二控制引脚(PB13或者26)连接；

所述固态存储器(SRAM)的第三数据引脚(5或者SI/SIO【0】)和第四数据引脚(6或者SCLK)分别与所述第二测试芯片(U3)的第十四控制引脚(PB15或者28)和第十三控制引脚(PB14或者27)连接；

所述固态存储器(SRAM)的第一电源引脚(Vcc)与第十三连接器(JP9)的第一接口(1)连接，所述第十三连接器(JP9)的第二接口(2)接入所述第一工作电源(3.3V)，所述固态存储器(SRAM)的第二电源引脚(Vss)接地。

进一步优选的，如图2、图3和图8所示，所述连接通道切换单元包括：第十四连接器(JP7)、第十五连接器(JP8)、第一通断连接器(JP1)、第二通断连接器(JP2)、第三通断连接器(JP3)、第四通断连接器(JP4)、第五通断连接器(JP5)、第六通断连接器(JP6)；

所述第十四连接器(JP7)的第一接口(1)分别与第一信号连接器(P13)的第一端口和第三通断连接器(JP3)的第三接口(3)和第五接口(5)连接，所述第十四连接器(JP7)的第二接口(2)分别与所述第一信号连接器(P13)的第二端口接模拟地；

所述第十五连接器(JP8)的第一接口(1)分别与第二信号连接器(P14)的第一端口和第四通断连接器(JP4)的第三接口(3)和第五接口(5)连接，所述第十五连接器(JP8)的第二接口(2)分别与所述第二信号连接器(P14)的第二端口接模拟地；

所述第一信号连接器(P13)和第二信号连接器(P14)分别与所述外部信号发生器的测试信号输出端口连接；

所述第三通断连接器(JP3)的第二接口(2)和第四接口(4)短接后与所述第一通断连接器(JP1)的第三接口(3)和第五接口(5)连接，所述第三通断连接器(JP3)的第六接口(6)和第八接口(8)短接后与所述第五通断连接器(JP5)的第三接口(3)和第五接口(5)连接；

所述第四通断连接器(JP4)的第二接口(2)和第四接口(4)短接后与所述第二通断连接器(JP2)的第三接口(3)和第五接口(5)连接，所述第四通断连接器(JP4)的第六接口(6)和第八接口(8)短接后与所述第六通断连接器(JP6)的第三接口(3)和第五接口(5)连接；

所述第一通断连接器(JP1)的第二接口(2)和第四接口(4)短接后与所述第一测试芯片(U2)的第一控制引脚(PA0或者10)连接，所述第一通断连接器(JP1)的第六接口(6)和第八接口(8)短接后分别与所述第一测试芯片(U2)的第二控制引脚(PA1或者11)连接；

所述第五通断连接器(JP5)的第二接口(2)和第四接口(4)短接后与所述第一测试芯片(U2)的第三控制引脚(PA2或者12)连接，所述第五通断连接器(JP5)的第六接口(6)和第八接口(8)短接后与所述第一测试芯片(U2)的第四控制引脚(PA3或者13)连接；

所述第二通断连接器(JP2)的第二接口(2)和第四接口(4)短接后与所述第一测试芯片(U2)的第八控制引脚(PA7或者17)连接，所述第二通断连接器(JP2)的第六接口(6)和第八接口(8)短接后分别与所述第一测试芯片(U2)的第七控制引脚(PA6或者16)连接；

所述第六通断连接器(JP6)的第二接口(2)和第四接口(4)短接后与所述第一测试芯片(U2)的第五控制引脚(PA4或者14)连接，所述第六通断连接器(JP6)的第六接口(6)和第八接口(8)短接后与所述第一测试芯片(U2)的第六控制引脚(PA5或者15)连接。

上述实施例中，在测试板上的后，系统时钟配置为56M，ADC进行4分频，采样时间为28.5cycle，即fs【ksps】＝333.33，输入Sin波的频率为11.11Khz。将代码下载至第二测试芯片(U3)。外部信号发生器需要产生Sin波的幅值为3.135Vpp，偏移为1.65Vdc，输入信号频率为11.172737KHz。Sin波接入测试板后按复位，第二测试芯片(U3)将测试参数写入固态存储器(SRAM)，测试参数全都写入后，控制模块的控制芯片开始读SRAM中的测试参数，并通过串口的方式发送给控制模块的主控芯片，主控芯片通过文件系统方式将测试参数以TXT文件形式保存至SD卡中。SD卡插入读卡器中，将保存的TXT文件放入Matlab软件运行，从而计算出相应的测试参数，最后将测试参数整理到Excel中保存。

上述实施例中，外部信号发生器产生测试信号(例如Sin波信号)通过SMA接头接入测试板DUT的ADC对应通道，待测芯片将采样到的数据通过一路DMA保存在数组中；另一路DMA将采集完成的数据通过SPI写入外挂大容量SRAM，当所有数据传输完成，测试板即控制模块的控制芯片读外挂SRAM并通过串口发至主控板。主控板接收到串口完整数据后保存至SD卡中；最终取出SD卡数据，使用Matlab软件对数据进行处理，从而得到动态参数和静态参数。

动态参数如下表1所示：

表1、动态参数

静态参数如下表2所示：

表2、静态参数

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各程序模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的程序模块完成，即将所述装置的内部结构划分成不同的程序单元或模块，以完成以上描述的全部或者部分功能。实施例中的各程序模块可以集成在一个处理单元中，也可是各个单元单独物理存在，也可以两个或两个以上单元集成在一个处理单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件程序单元的形式实现。另外，各程序模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。

本实用新型的一个实施例，一种ADC性能测试设备100，包括处理器110、存储器120，其中，存储器120，用于存放计算机程序；处理器110，用于执行存储器120上所存放的计算机程序，集成有上述实施例中的ADC性能测试电路。

所述ADC性能测试设备100可以为桌上型计算机、笔记本、掌上电脑、平板型计算机、手机、人机交互屏等设备。所述ADC性能测试设备100可包括，但不仅限于处理器110、存储器120。本领域技术人员可以理解，上述仅仅是ADC性能测试设备100的示例，并不构成对ADC性能测试设备100的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件，例如：ADC性能测试设备100还可以包括输入/输出接口、显示设备、网络接入设备、通信总线、通信接口等。通信接口和通信总线，还可以包括输入/输出接口，其中，处理器110、存储器120、输入/输出接口和通信接口通过通信总线完成相互间的通信。该存储器120存储有计算机程序，该处理器110用于执行存储器120上所存放的计算机程序，实现上述方法实施例中的ADC性能测试电路。

所述处理器110可以是中央处理单元(Central Processing Unit，CPU)，还可以是其他通用处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。

所述存储器120可以是所述ADC性能测试设备100的内部存储单元，例如：ADC性能测试设备的硬盘或内存。所述存储器也可以是所述ADC性能测试设备的外部存储设备，例如：所述ADC性能测试设备上配备的插接式硬盘，智能存储卡(Smart Media Card，SMC)，安全数字(Secure Digital，SD)卡，闪存卡(Flash Card)等。进一步地，所述存储器120还可以既包括所述ADC性能测试设备100的内部存储单元也包括外部存储设备。所述存储器120用于存储所述计算机程序以及所述ADC性能测试设备100所需要的其他程序和数据。所述存储器还可以用于暂时地存储已经输出或者将要输出的数据。

通信总线是连接所描述的元素的电路并且在这些元素之间实现传输。例如，处理器110通过通信总线从其它元素接收到命令，解密接收到的命令，根据解密的命令执行计算或数据处理。存储器120可以包括程序模块，例如内核(kernel)，中间件(middleware)，应用程序编程接口(Application Programming Interface，API)和应用。该程序模块可以是有软件、固件或硬件、或其中的至少两种组成。输入/输出接口转发用户通过输入/输出接口(例如感应器、键盘、触摸屏)输入的命令或数据。通信接口将该ADC性能测试设备100与其它网络设备、用户设备、网络进行连接。例如，通信接口可以通过有线或无线连接到网络以连接到外部其它的网络设备或用户设备。无线通信可以包括以下至少一种：无线保真(WiFi)，蓝牙(BT)，近距离无线通信技术(NFC)，全球卫星定位系统(GPS)和蜂窝通信等等。有线通信可以包括以下至少一种：通用串行总线(USB)，高清晰度多媒体接口(HDMI)，异步传输标准接口(RS-232)等等。网络可以是电信网络和通信网络。通信网络可以为计算机网络、因特网、物联网、电话网络。ADC性能测试设备100可以通过通信接口连接网络，ADC性能测试设备100和其它网络设备通信所用的协议可以被应用、应用程序编程接口(API)、中间件、内核和通信接口至少一个支持。

本实用新型的一个实施例，一种芯片，集成有所述的ADC性能测试电路。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述或记载的部分，可以参见其他实施例的相关描述。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可能集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (15)

1.一种ADC性能测试电路，其特征在于，包括：

测试模块，放置有待测芯片，用于接入对应ADC通道所输入的测试信号至所述待测芯片，并将产生的测试数据先从ADC通道的数据寄存器存储到数组中，再将数组中的测试数据搬运到第一储存模块；

控制模块，与所述测试模块连接，用于读取所述第一储存模块储存的所述测试数据进行处理得到所述待测芯片的静态参数和动态参数。

2.根据权利要求1所述的ADC性能测试电路，其特征在于，还包括：

供电模块，用于接入供电电源并转换输出第一工作电源、第二数字工作电源和第二模拟工作电源，以向所述测试模块和控制模块供电。

3.根据权利要求2所述的ADC性能测试电路，其特征在于，所述供电模块包括：第一电压转换单元、第二电压转换单元和第三电压转换单元；

所述第一电压转换单元，用于接入所述供电电源并转换输出第一工作电源和第二工作电源；

所述第二电压转换单元，与所述第一电压转换单元连接，用于将所述第二工作电源转换为所述第二数字工作电源；

所述第三电压转换单元，与所述第一电压转换单元连接，用于将所述第二工作电源转换为所述第二模拟工作电源。

4.根据权利要求3所述的ADC性能测试电路，其特征在于，所述第一电压转换单元包括：电源接入连接器、第一转换连接器、第一连接器、第一电压转换器和第二连接器；

所述电源接入连接器的第二接口和第三接口分别接入所述供电电源后接地，所述电源接入连接器的第一接口与所述第一转换连接器的第一接口连接；

所述第一转换连接器的第二接口分别与所述第一电压转换器的电源输入引脚、所述第一连接器的第一接口和第二接口连接输出所述第二工作电源；

所述第一电压转换器的接地引脚通过第一电容组与所述第一电压转换器的电源输入引脚连接后接地；

所述第一电压转换器的接地引脚通过第二电容组与所述第一电压转换器的电源输出引脚连接后接地；

所述第一电压转换器的电源输出引脚与所述第二连接器的第一接口连接，所述第二连接器的第二接口输出所述第一工作电源。

5.根据权利要求3所述的ADC性能测试电路，其特征在于，所述第二电压转换单元包括：第三连接器、第二电压转换器和第四连接器；

所述第三连接器的第一接口接入所述第二工作电源，所述第三连接器的第二接口分别与所述第二电压转换器的电源输入引脚和第三电容组的一端连接，所述第三电容组的另一端接地；

所述第二电压转换器的电源输入引脚与所述第二电压转换器的使能引脚短接，所述第二电压转换器的接地引脚接地；

所述第二电压转换器的采样反馈引脚分别与第一可调电阻和第一电阻的一端连接，所述第一电阻的另一端接地；

所述第一可调电阻与所述第二电压转换器的电源输出引脚连接后与所述第四连接器的第一接口连接，所述第四连接器的第二接口输出所述第二数字工作电源。

6.根据权利要求3所述的ADC性能测试电路，其特征在于，所述第三电压转换单元包括：第五连接器、第三电压转换器和第六连接器；

所述第五连接器的第一接口接入所述第二工作电源，所述第五连接器的第二接口分别与所述第三电压转换器的电源输入引脚连接和第四电容组的一端连接，所述第四电容组的另一端接模拟地；

所述第三电压转换器的电源输入引脚与所述第三电压转换器的使能引脚短接，所述第三电压转换器的接地引脚接模拟地；

所述第三电压转换器的采样反馈引脚分别与第二可调电阻和第二电阻的一端连接，所述第二电阻的另一端接模拟地；

所述第二可调电阻与所述第三电压转换器的电源输出引脚连接后与所述第六连接器的第一接口连接，所述第六连接器的第二接口输出所述第二数字工作电源。

7.根据权利要求3所述的ADC性能测试电路，其特征在于，所述测试模块包括：ADC测试通道选择单元，第一ADC测试单元和第二ADC测试单元；

所述ADC测试通道选择单元，与外部信号发生器连接用于切换对应的ADC测试通道以选择对应的ADC测试单元进行测试；

所述第一ADC测试单元，与所述ADC测试通道选择单元连接，用于在所述ADC测试通道选择单元选中时接入对应ADC通道所输入的测试信号进行测试；

所述第二ADC测试单元，与所述ADC测试通道选择单元连接，用于在所述ADC测试通道选择单元选中时接入对应ADC通道所输入的测试信号进行测试。

8.根据权利要求7所述的ADC性能测试电路，其特征在于，所述第一ADC测试单元包括：

第一ADC通道，用于接入对应ADC通道所输入的测试信号；

第一时钟子单元，用于产生第一时钟信号；

第一启动子单元，用于产生第一启动信号；

第一调试子单元，用于产生调试控制信号；

测试子单元，用于装载所述待测芯片且与第一测试芯片和所述待测芯片连接，还分别与所述第一ADC通道、第一时钟子单元、第一启动子单元、第一调试子单元连接，用于向所述第一测试芯片提供所述测试信号、第一时钟信号、第一启动信号、调试控制信号、第二数字工作电源和第二模拟工作电源以对所述待测芯片进行测试，并将测试数据储存至数组中。

9.根据权利要求8所述的ADC性能测试电路，其特征在于：

所述第一时钟子单元包括：第一晶振；

所述第一启动子单元包括：第七连接器；

所述第一调试子单元包括：第一复位开关、第一调试连接器和第八连接器；

所述测试子单元包括：第一测试芯片；

所述测试子单元的第十三引脚与所述第一晶振的一端连接后与所述第一测试芯片的第一测试引脚连接，所述测试子单元的第十二引脚与所述第一晶振的另一端连接后与第一测试芯片的第二测试引脚连接；

所述测试子单元的第十四引脚与第八连接器的第六接口连接后与所述第一测试芯片的第三测试引脚连接，所述第八连接器的第六接口与所述第一复位开关的第二接口连接并接入所述第二数字工作电源；

所述测试子单元的第七十四引脚与第八连接器的第二接口连接后与所述第一测试芯片的第四测试引脚连接；

所述测试子单元的第七十九引脚与第八连接器的第四接口连接后与所述第一测试芯片的第五测试引脚连接；

所述测试子单元的第九十七引脚与第七连接器的第二接口连接后与所述第一测试芯片的第六测试引脚连接；

所述第八连接器的第一接口、第三接口和第五接口分别与所述第一调试连接器的第七接口、第九接口和第十五接口连接，所述第一调试连接器的第一接口和第二接口短接后接入所述第一工作电源；

所述第七连接器的第一接口接入所述第二数字工作电源，所述七连接器的第三接口接地；

所述测试子单元的第六引脚、第五十一引脚、第七十七引脚和第一百零三引脚分别与第九连接器的第一接口、第二接口、第三接口和第四接口一一对应连接后接入所述第二数字工作电源；

所述测试子单元的第六引脚与所述第一测试芯片的第一供电引脚连接后接入所述第二数字工作电源；

所述测试子单元的第五十一引脚、第七十七引脚和第一百零三引脚分别与所述第一测试芯片的第二供电引脚、第三供电引脚和第四供电引脚连接；

所述测试子单元的第二十二引脚与所述第一测试芯片的第五供电引脚连接后接入所述第二模拟工作电源；

所述测试子单元的第五十引脚、第七十六引脚和第一百零二引脚分别与所述第一测试芯片的第六供电引脚、第七供电引脚和第八供电引脚连接；

所述第一测试芯片的第二供电引脚和第六供电引脚分别通过第五电容组连接后接地，所述第一测试芯片的第四供电引脚和第八供电引脚分别通过第六电容组连接后接地，所述第一测试芯片的第三供电引脚和第七供电引脚分别通过第七电容组连接后接地；

所述测试子单元的第二十三引脚、第二十四引脚、第二十五引脚、第二十七引脚、第三十引脚、第三十一引脚、第三十二引脚、第三十三引脚、第七十引脚、第七十一引脚、第五十三引脚、第五十四引脚、第五十五引脚和第五十六引脚分别通过连接通道切换单元与所述第一测试芯片的第一控制引脚、第二控制引脚、第三控制引脚、第四控制引脚、第五控制引脚、第六控制引脚、第七控制引脚、第八控制引脚、第九控制引脚、第十控制引脚、第十一控制引脚、第十二控制引脚、第十三控制引脚、第十四控制引脚一一对应连接；

所述测试子单元的第十九引脚与所述第一测试芯片的第九供电引脚连接后接模拟地。

10.根据权利要求9所述的ADC性能测试电路，其特征在于，所述第二ADC测试单元包括：

第二ADC通道，用于接入对应ADC通道所输入的测试信号；

第二时钟子单元，用于产生第二时钟信号；

第二启动子单元，用于产生第二启动信号；

第二调试子单元，用于产生调试控制信号；

测试子单元，用于装载所述待测芯片且与第二测试芯片和所述待测芯片连接，还分别与所述第二ADC通道、第二时钟子单元、第二启动子单元、第二调试子单元连接，用于向所述第二测试芯片提供所述测试信号、第二时钟信号、第二启动信号、调试控制信号、第一工作电源以对所述待测芯片进行测试，并将测试数据储存至所述第一储存模块中。

11.根据权利要求10所述的ADC性能测试电路，其特征在于：

所述第二时钟子单元包括：第二晶振；

所述第二启动子单元包括：第十连接器；

所述第二调试子单元包括：第二复位开关、第二调试连接器和第十一连接器；

所述测试子单元包括：第二测试芯片；

所述第二晶振的一端与所述第二测试芯片的第一测试引脚连接，所述第二晶振的另一端与第二测试芯片的第二测试引脚连接；

所述第十一连接器的第六接口与所述第二测试芯片(U3)的第三测试引脚连接，所述第二复位开关的第二接口与第十二连接器的第二接口连接；

所述第二测试芯片的第一供电引脚、第二供电引脚、第三供电引脚、第四供电引脚、第五供电引脚分别与第十二连接器的第二接口，所述第十二连接器的第一接口接入所述第一工作电源；

所述第二测试芯片的第四测试引脚和第五测试引脚分别与第十一连接器的第二接口和第四接口连接；

所述第十一连接器的第二接口、第四接口和第六接口分别与所述第二调试连接器的第七接口、第九接口和第十五接口连接，所述第二调试连接器的第一接口和第二接口短接后接入所述第一工作电源；

所述第二测试芯片的第六测试引脚与所述第十连接器的第二接口连接，所述第十连接器的第一接口与所述第十二连接器的第二接口连接，所述第十连接器的第三接口接地；

所述第二测试芯片的第二供电引脚和第六供电引脚分别通过第八电容组连接后接地，所述第二测试芯片的第四供电引脚和第八供电引脚分别通过第九电容组连接后接地，所述第二测试芯片的第三供电引脚和第七供电引脚分别通过第十电容组连接后接地，所述第二测试芯片的第五供电引脚和第九供电引脚分别通过第十一电容组连接后接地；

所述测试子单元的第二十五引脚、第二十七引脚、第三十引脚、第五十三引脚、第五十四引脚、第五十五引脚和第五十六引脚分别通过所述连接通道切换单元与所述第二测试芯片的第三控制引脚、第四控制引脚、第五控制引脚、第十一控制引脚、第十二控制引脚、第十三控制引脚、第十四控制引脚一一对应连接。

12.根据权利要求11所述的ADC性能测试电路，其特征在于：所述第一储存模块包括：固态存储器和第十三连接器；

所述固态存储器的第一数据引脚和第二数据引脚分别与所述第二测试芯片的第十一控制引脚和第十二控制引脚连接；

所述固态存储器的第三数据引脚和第四数据引脚分别与所述第二测试芯片的第十四控制引脚和第十三控制引脚连接；

所述固态存储器的第一电源引脚与第十三连接器的第一接口连接，所述第十三连接器的第二接口接入所述第一工作电源，所述固态存储器的第二电源引脚接地。

13.根据权利要求9所述的ADC性能测试电路，其特征在于，所述连接通道切换单元包括：第十四连接器、第十五连接器、第一通断连接器、第二通断连接器、第三通断连接器、第四通断连接器、第五通断连接器、第六通断连接器；

所述第十四连接器的第一接口分别与第一信号连接器的第一端口和第三通断连接器的第三接口和第五接口连接，所述第十四连接器的第二接口分别与所述第一信号连接器的第二端口接模拟地；

所述第十五连接器的第一接口分别与第二信号连接器的第一端口和第四通断连接器的第三接口和第五接口连接，所述第十五连接器的第二接口分别与所述第二信号连接器的第二端口接模拟地；

所述第一信号连接器和第二信号连接器分别与所述外部信号发生器的测试信号输出端口连接；

所述第三通断连接器的第二接口和第四接口短接后与所述第一通断连接器的第三接口和第五接口连接，所述第三通断连接器的第六接口和第八接口短接后与所述第五通断连接器的第三接口和第五接口连接；

所述第四通断连接器的第二接口和第四接口短接后与所述第二通断连接器的第三接口和第五接口连接，所述第四通断连接器的第六接口和第八接口短接后与所述第六通断连接器的第三接口和第五接口连接；

所述第一通断连接器的第二接口和第四接口短接后与所述第一测试芯片的第一控制引脚连接，所述第一通断连接器的第六接口和第八接口短接后分别与所述第一测试芯片的第二控制引脚连接；

所述第五通断连接器的第二接口和第四接口短接后与所述第一测试芯片的第三控制引脚连接，所述第五通断连接器的第六接口和第八接口短接后与所述第一测试芯片的第四控制引脚连接；

所述第二通断连接器的第二接口和第四接口短接后与所述第一测试芯片的第八控制引脚连接，所述第二通断连接器的第六接口和第八接口短接后分别与所述第一测试芯片的第七控制引脚连接；

所述第六通断连接器的第二接口和第四接口短接后与所述第一测试芯片的第五控制引脚连接，所述第六通断连接器的第六接口和第八接口短接后与所述第一测试芯片的第六控制引脚连接。

14.一种芯片，其特征在于，集成有如权利要求1至权利要求13任一项所述的ADC性能测试电路。

15.一种ADC性能测试设备，其特征在于，集成有如权利要求1至权利要求13任一项所述的ADC性能测试电路。

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