CN211929489U - 安全芯片和电子设备 - Google Patents
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Abstract
一种安全芯片和电子设备，能够提高安全芯片的安全等级且降低成本，提高安全芯片的综合性能。该安全芯片包括：第一芯片、第二芯片和第一光阻挡层；第一芯片和所述第二芯片上下堆叠，且相互电连接；第一光阻挡层靠近于第一芯片中的电路区域，用于将来自外部并朝向所述第一芯片中的电路区域照射的第一光信号进行全反射和/或散射。在本方案中，通过分别独立制造第一芯片和第二芯片，而不需要将第一芯片与第二芯片不同的功能电路集成在同一个芯片中制造，使得第一芯片和第二芯片的制造工艺解耦，降低第一芯片和第二芯片的制造成本。另外，安全芯片中新增光阻挡层对光信号进行全反射和/或散射，在降低制造成本的同时提高芯片的安全性能。
Description
技术领域
本申请涉及芯片领域，并且更具体地，涉及一种安全芯片和电子设备。
背景技术
安全芯片是一个可独立进行密钥生成、加解密的装置，内部拥有独立的逻辑模块和存储模块，可存储密钥和特征数据，为电脑或移动终端提供加密和安全认证服务。用安全芯片进行加密，并存储密钥和加密后的数据，被窃的数据无法解密，从而保护商业隐私和数据安全。
目前，由于一个安全芯片中集成不同功能的模块，安全芯片的制造成本较高，且存在多种手段可以对安全芯片进行攻击，其中，最主要的破解安全芯片的攻击手段之一为激光故障注入。为了获得密钥，攻击者使用红外波段的激光，透过芯片背面照射芯片逻辑模块特定区域。利用激光与硅相互作用生成的光电流，使芯片输出错误结果。最后，攻击者通过采集特定时刻、特定位置发生的具有某种特征的错误，与正确的加密结果进行比较分析，就可以获取密钥，从而破解芯片中存储的加密信息。
因此，如何防止被激光故障注入攻击，提高安全芯片的安全等级且降低安全芯片的成本，提高安全芯片的综合性能，是一项亟待解决的技术问题。
实用新型内容
本申请实施例提供了一种安全芯片和电子设备，能够提高安全芯片的安全等级且降低成本，提高安全芯片的综合性能。
第一方面，提供了一种安全芯片，包括：第一芯片、第二芯片和第一光阻挡层；该第一芯片和该第二芯片上下堆叠，且相互电连接；该第一光阻挡层靠近于该第一芯片中的电路区域，用于将来自外部并朝向该第一芯片中的电路区域照射的第一光信号进行全反射和/或散射。
在本方案中，通过分别独立制造第一芯片和第二芯片，而不需要将第一芯片与第二芯片不同的功能电路集成在同一个芯片中制造，使得第一芯片和第二芯片的制造工艺解耦，降低第一芯片和第二芯片的制造成本，且该第一芯片和第二芯片堆叠形成安全芯片，从而减小安全芯片的表面面积。另外，安全芯片中新增光阻挡层对光信号进行全反射和/或散射，在降低制造成本的同时，防止激光注入攻击，提高芯片的安全性能，第三，由于光阻挡层靠近于芯片中的电路区域，使得攻击者不容易在不损害电路区域的情况下去除该光阻挡层，从而使得该光阻挡层能够良好阻挡光信号进入芯片的电路区域中。
在一种可能的实施方式中，该第一芯片的厚度小于30μm；和/或，该第二芯片的厚度小于30μm。
采用本申请实施例的方案，通过控制第一芯片和第二芯片的厚度，防止攻击者对安全芯片进行拆解，从而进一步提高安全芯片的安全性能。
在一种可能的实施方式中，该第一芯片的表面面积与该第二芯片的表面面积不相等；该安全芯片还包括：载体，该载体包括容置结构，该容置结构为通孔或者凹槽；该第一芯片和该第二芯片中表面面积较小的芯片设置在该容置结构中，该载体与该第一芯片和该第二芯片中表面面积较大的芯片上下对齐堆叠。
采用本申请实施例的方案，能够实现不同大小的芯片堆叠形成安全芯片，适用于更多的应用场景。此外，在实现堆叠芯片结构的同时，还能够在晶圆上尽可能多的制造小面积的芯片，降低单颗芯片的成本，从而降低整体的制造成本。第三，小面积的芯片不是直接在晶圆上，以晶圆级键合方式与大面积的芯片所在的晶圆进行键合，而是单颗的放入载体的容置结构中，可以在对两个芯片进行堆叠前，对两个芯片进行测试以筛选出性能良好的芯片，去除性能较差的芯片，提高整体安全芯片的良率，进一步降低整体的制造成本。
在一种可能的实施方式中，该安全芯片还包括：第一互联层和第二互联层，该第一互联层和该第二互联层设置在该第一芯片和该第二芯片之间；该第一芯片和该第二芯片通过该第一互联层和该第二互联层实现电连接。
在一种可能的实施方式中，该第一互联层的表面面积和该第二互联层的表面面积相等，该第一芯片与该第二芯片之间通过对该第一互联层和该第二互联层进行晶圆级键合形成电连接。
在一种可能的实施方式中，该第一互联层的下表面形成有至少一个第一键合衬垫，该第二互联层的上表面形成有至少一个第二键合衬垫；该至少一个第一键合衬垫和该至少一个第二键合衬垫一一对应，该至少一个第一键合衬垫中的一个第一键合衬垫键合至其对应的一个第二键合衬垫上形成电连接。
通过本申请实施例的方案，堆叠后的第一芯片和第二芯片之间的电连接装置，即互联层中的键合衬垫隐藏在安全芯片的内部，从外部无法通过该电连接装置读取到第一芯片和第二芯片中的数据以及芯片的相关信息，从而提高了安全芯片的安全性能以及可靠性。
在一种可能的实施方式中，该第一互联层的表面面积和该第二互联层的表面面积均与该第一芯片和该第二芯片中表面面积较大的芯片的表面面积相等。
在一种可能的实施方式中，该第一光阻挡层包括：第一光疏介质层和第一光密介质层；该第一光密介质层连接于该第一光疏介质层；其中，该第一光密介质层用于接收该第一光信号，并将该第一光信号传输至该第一光密介质层与该第一光疏介质层之间的第一界面；该第一界面为粗糙度大于预设阈值的粗糙面，用于将来自外部并朝向该第一芯片中的电路区域照射的第一光信号进行全反射和/或散射以防止该第一光信号进入该第一芯片中的电路区域。
通过第一光密介质层与第一光疏介质层之间的粗糙第一界面，能够全反射和/或散射从第一光密介质层入射的光线，进而能够降低到达第一芯片的光信号的强度，从而达到抗激光攻击的目的。
在一种可能的实施方式中，该第一界面的粗糙度大于20nm。
在一种可能的实施方式中，该第一界面上形成有尖刺状结构或者孔状结构，该尖刺状结构由金字塔形凸起或倒金字塔形凹坑形成。
在一种可能的实施方式中，该第一光疏介质层连接于该第一芯片的衬底表面。
在一种可能的实施方式中，该第一界面的形态与该第一芯片的衬底表面的形态基本一致。
在一种可能的实施方式中，该第一界面的粗糙度大于该第一芯片的衬底表面的粗糙度。
在一种可能的实施方式中，该安全芯片还包括：第一中间层；该第一中间层连接于该第一芯片的衬底表面，该第一光疏介质层连接于该第一中间层，该第一光疏介质层与该第一中间层的连接面的形态与该第一界面的形态基本一致。
在一种可能的实施方式中，该第一光疏介质层和该第一光密介质层位于该第一芯片的衬底中，且该第一光疏介质层接近于该第一芯片中的电路区域。
在一种可能的实施方式中，该第一光密介质层的材料为硅，该第一光疏介质层的材料为二氧化硅；或者，该第一光密介质层的材料为金属，该第一光疏介质层的材料为氮化硅、氧氮化硅、碳氮化硅中的任意一种。
在一种可能的实施方式中，该安全芯片还包括：第二光阻挡层，该第二光阻挡层靠近于该第二芯片中的电路区域，用于将来自外部并朝向该第二芯片中的电路区域照射的第二光信号进行全反射和/或散射以防止该第二光信号进入该第二芯片中的电路区域。
在一种可能的实施方式中，该第二光阻挡层包括：第二光疏介质层和第二光密介质层；该第二光密介质层连接于该第二光疏介质层；其中，该第二光密介质层用于接收该第二光信号，并将该第二光信号传输至该第二光密介质层与该第二光疏介质层之间的第二界面；该第二界面为粗糙度大于预设阈值的粗糙面，用于将来自外部并朝向该第二芯片中的电路区域照射的该第二光信号进行全反射和/或散射以防止该第二光信号进入该第二芯片中的电路区域。
在一种可能的实施方式中，该第二界面的粗糙度大于20nm。
在一种可能的实施方式中，该第二界面上形成有尖刺状结构或者孔状结构，该尖刺状结构由金字塔形凸起或倒金字塔形凹坑形成。
在一种可能的实施方式中，该第二光疏介质层连接于该第二芯片的衬底表面。
在一种可能的实施方式中，该第二界面的形态与该第二芯片的衬底表面的形态基本一致。
在一种可能的实施方式中，该第二界面的粗糙度大于该第二芯片的衬底表面的粗糙度。
在一种可能的实施方式中，该安全芯片还包括：第二中间层；该第二中间层连接于该第二芯片的衬底表面，该第二光疏介质层连接于该第二中间层，该第二光疏介质层与该第二中间层的连接面的形态与该第二界面的形态基本一致。
在一种可能的实施方式中，该第二光疏介质层和该第二光密介质层位于该第二芯片的衬底中，且该第二光疏介质层接近于该第二芯片中的电路区域。
在一种可能的实施方式中，该第二光密介质层的材料为硅，该第二光疏介质层的材料为二氧化硅；或者，该第二光密介质层的材料为金属，该第二光疏介质层的材料为氮化硅、氧氮化硅、碳氮化硅中的任意一种。
在一种可能的实施方式中，该安全芯片还包括：焊盘；该焊盘位于该安全芯片的一侧，靠近于该第一芯片，与该第一芯片电连接；或者，该焊盘位于该安全芯片的另一侧，靠近于该第二芯片，与该第二芯片电连接。
在一种可能的实施方式中，该第一芯片和该第二芯片分别为逻辑芯片和存储芯片。
第二方面，提供了一种电子设备，包括第一方面以及第一方面中任一种可能的实施方式中所述的安全芯片。
附图说明
图1是一种基于片上系统架构的安全芯片的示意性结构图。
图2至图5是根据本申请实施例的几种安全芯片的结构示意图。
图6是根据本申请实施例的一种安全芯片的结构示意图，其中示出了安全芯片第一光阻挡层的一种结构示意图。
图7是根据本申请实施例的一种第一光疏介质层的截面图。
图8是根据本申请实施例的另一安全芯片的结构示意图，其中示出了第一光阻挡层的另一结构示意图。
图9是根据本申请实施例的另一安全芯片的结构示意图，其中示出了第一光阻挡层的另一结构示意图。
图10至图12是根据本申请实施例的另几种安全芯片的结构示意图。
图13和图14是根据本申请实施例的两种安全芯片的制造方法的示意性流程框图。
图15至图21示出了根据本申请实施例的几种工艺步骤后的第一晶圆和第二晶圆的局部截面图。
图22至图24是根据本申请实施例的另几种安全芯片的制造方法的示意性流程框图。
图25至图30示出了根据本申请实施例的几种工艺步骤后的第一晶圆和第二晶圆的局部截面图。
图31是根据本申请实施例的另一安全芯片的结构示意图。
图32是根据本申请实施例的另一安全芯片的制造方法的示意性流程框图。
具体实施方式
下面将结合附图，对本申请实施例中的技术方案进行描述。
本申请实施例适用于制造各种芯片，尤其是可以执行复杂的加密、解密算法的特殊芯片或安全芯片。例如，所述安全芯片可以是与近距离无线通讯 (Near FieldCommunication，NFC)芯片配合的嵌入式安全芯片(embedded Security Element,eSE)、生物芯片(例如指纹传感器芯片)、设置有电路的芯片(例如处理器)、物联网领域各类芯片等等。例如，所述安全芯片可以包括晶体管、电阻、电容和电感等元件及布线的器件或部件，例如，所述安全芯片可以是承载有集成电路(Integrated Circuit，IC)的微型电子器件或部件。本申请对此不做具体限定。
作为一种常见的应用场景，本申请实施例提供的芯片可以应用在智能手机、平板电脑、可穿戴设备、智能家居、智能车载等移动终端中或者服务器、超算设备、安防设备等其它电子设备中。
需要说明的是，为便于说明，在本申请的实施例中，相同的附图标记表示相同的部件，并且为了简洁，在不同实施例中，省略对相同部件的详细说明。应理解，附图示出的本申请实施例中的各种部件的厚度、长宽等尺寸，以及集成装置的整体厚度、长宽等尺寸仅为示例性说明，而不应对本申请构成任何限定。
此外，为便于理解，在以下示出的实施例中，对于不同实施例中示出的结构中，相同的结构采用相同的附图标记，并且为了简洁，省略对相同结构的详细说明。
图1示出了一种基于片上系统(System On a Chip，SOC)架构的安全芯片100的示意性结构图。
如图1所示，安全芯片100主要包括逻辑模块110和存储模块120，该逻辑模块110和存储模块120均集成在同一个芯片上，可以实现逻辑模块110 和存储模块120之间快速、安全的通信。
可选地，上述逻辑模块110可以为中央处理器(Central Processing Unit，CPU)，或者可以为其他逻辑控制和运算的模块，用于控制安全芯片中各元器件的运行以及对数据的运算和处理，将运算后的数据传输至存储模块120中进行存储。该逻辑模块110包括但不限于是微控制器(Microcontroller Unit， MCU)、数字信号处理器(Digital SignalProcessor，DSP)、专用集成电路 (Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field Programmable Gate Array，FPGA)或者其他可编程逻辑器件(Programmable Logic Device，PLD)、分立门或者晶体管逻辑器件、分立硬件组件。本申请实施例对此不做任何限定。
可选地，上述存储模块120可以为动态随机存取存储器(Dynamic Random AccessMemory，DRAM)电路。应理解，该存储电路还可以为其它类型的存储电路，例如其它随机存储(Random Access Memory，RAM)器电路、只读存储器电路(Read Only Memory，ROM)电路、闪存(Flash)，本申请实施例对此也不做任何限定。
可选地，除了上述逻辑模块110和存储模块120外，如图1所示，安全芯片100还可以包括数据加密引擎(Data Encryption Engine)模块130，该数据加密引擎模块130基于特定的加解密算法对用户数据进行加密和解密，以保证数据的安全性能。加密后的数据以及密钥可以存储，或者缓存至存储模块120中。具体地，该数据加密引擎可以基于现有技术中任意一种加密算法对用户数据进行加解密，本申请对具体的加解密算法同样不做具体限定。
在一些实施方式中，上述数据加密引擎模块130可以与逻辑模块110集成在一起，换言之，集成加密引擎模块130后的逻辑模块可以用于对数据进行加解密处理。
为了获得密钥，若攻击者采用激光故障注入的方式进行攻击，在一些攻击方式中，攻击者使用红外波段的激光，透过芯片背面照射芯片的逻辑模块特定区域。利用激光与硅相互作用生成的光电流，使芯片输出错误结果。最后，攻击者通过采集特定时刻、特定位置发生的具有某种特征的错误，与正确的加密结果进行比较分析，就可以获取密钥，从而破解安全芯片中存储的加密信息。
目前，为了防止激光故障注入的攻击方式获取到密钥和加密信息，在一些情况下，如图1所示，安全芯片100还包括光敏模块140，用于检测照射到安全芯片中的光信号，当光敏模块140检测到激光照射时，光敏模块140 发出指令，发出警报或擦除芯片内存储的信息，例如擦除存储模块120中存储的加密信息等等。可选地，该光敏模块130可以为光敏电阻、光敏二极管、光敏三极管等可以将光信号转换为电信号的元器件，本申请实施例对具体的光敏模块的类型不做具体限定。
应理解，图1仅示例性的示出了安全芯片中的部分功能模块，安全芯片还可以包括其它功能模块和相应的电路结构，例如，安全芯片100还可以包括接口模块，用于形成安全芯片与外设之间的数据输入输出通道。本申请对安全芯片的具体功能组成不做具体限定。
在图1的安全芯片100中，为了解决激光故障注入这种攻击手段造成的安全问题，安全芯片100中加入了光敏模块130，虽然能够提高安全芯片100 整体的安全性能，但是，增加光敏模块会增大了整个安全芯片的面积，也会提高整个安全芯片的制造成本。
此外，在图1中的安全芯片100中，逻辑模块110、存储模块120等模块以SOC等形式集成在一颗芯片上，虽然可以实现快速安全通信，但是，不同模块具有不同的电路以及工艺制成要求，在同一颗芯片上集成不同类型的模块，会造成芯片整体的制造成本更高。
基于此，本申请提出了一种安全芯片，在不使用光敏模块的前提下，仍能提高安全芯片的安全等级，防止被激光故障注入攻击，减小安全芯片的面积，且能够降低安全芯片的制造成本。
图2示出了一种安全芯片200的结构示意图。
如图2所示，该安全芯片200包括：第一芯片210，第二芯片220和第一光阻挡层230；
第一芯片210和第二芯片220上下堆叠，并相互电连接；
第一光阻挡层230靠近于第一芯片210中的电路区域211，用于来自外部并朝向第一芯片210中的电路区域211照射的第一光信号进行全反射和/或散射。
在一些实施例中，第二芯片220堆叠于第一芯片210下方，且第一光阻挡层230设置于第一芯片210中的电路区域211上方。该第一光阻挡层230 的面积不小于电路区域211的面积。
具体地，作为示例，如图2所示，第一光阻挡层230可以完全覆盖电路区域211。或者在其它情况下，第一光阻挡层230也可以部分覆盖电路区域211，例如，仅覆盖电路区域211中的局部电路区域，该局部电路区域为第一芯片的核心功能电路区域。
在另一些实施例中，第二芯片220也可以堆叠于第一芯片210上方，且第一光阻挡层230设置于第一芯片210中的电路区域211下方。该实施方式下的具体方案可以参考本申请实施例以及下文相关描述，此处不再赘述。
在本申请实施例中，第一芯片210和第二芯片220为不同类型的芯片，用于实现不同的功能。
例如，第一芯片210可以为逻辑芯片，该逻辑芯片包括对数字信号进行逻辑运算和操作的逻辑电路，具体可以是可编程逻辑器件或者其它处理器芯片，例如图1中的逻辑模块110和数据加密引擎模块130都可以是逻辑芯片，主要用于实现安全芯片200的控制功能以及数据处理等逻辑运算功能。对应的，第二芯片220可以为存储芯片，例如可以包括图1中的存储模块120，主要用于实现加密数据的存储。当然，在第一芯片210也可以为存储芯片，第二芯片220对应的为逻辑芯片。或者，第一芯片210和第二芯片220均为逻辑芯片，或者均为存储芯片。
应理解，本申请实施例中，第一芯片和第二芯片包括但不限于是逻辑芯片或者存储芯片，其还可以为其他任意类型的芯片，用于执行安全芯片中的特定功能，本申请实施例对第一芯片和第二芯片的具体类型不做限定。
在本申请实施例中，第一芯片210和第二芯片220为两个独立形成的芯片结构，再通过三维(Three Dimensional，3D)封装方式上下堆叠，并进行电连接，形成一个安全芯片。
具体地，第一芯片210和第二芯片220可以分别在两片晶圆(Wafer)上制备形成，例如，逻辑晶圆上仅制备逻辑芯片，存储晶圆上仅制备存储芯片，其中，逻辑晶圆制备逻辑芯片的工艺过程可以基于逻辑芯片的结构进行工艺参数的优化，而存储晶圆制备存储芯片的工艺过程可以基于存储芯片的结构进行工艺参数的优化，从而使得逻辑芯片和存储芯片的工艺过程均达到最优。相比于在同一个晶圆上集成制备逻辑芯片和存储芯片，需要综合考虑逻辑芯片和存储芯片的工艺要求，采用本申请实施例的方式，在提高逻辑芯片和存储芯片各自性能的前提下，还能够降低逻辑芯片和存储芯片的工艺制造成本。
在芯片的制造过程中，在晶圆上通过光刻(Photolithography)、离子注入(Ionimplantation)、刻蚀(Etch)、沉积(Deposition)、外延(Epitaxy)等等复杂的半导体工艺形成芯片的电路结构。对于原始的晶圆，我们也可以将其称之为衬底(Substrate)，在制造过程中，通过半导体工艺制备的芯片的电路区域一般形成于衬底的上部以及衬底上方的外延层。为了便于描述，在下文中，我们将芯片中除电路区域以外的区域称为衬底。
可选地，在本申请实施例中，如图2所示，第一芯片210中的电路区域 211位于第一芯片210的下部，衬底212位于第一芯片210的上部，且位于第一芯片210的电路区域211的上方。
在一些实施方式中，该第一光阻挡层230可以形成于第一芯片210的衬底212中，在另一些实施方式中，如图2所示，该第一光阻挡层230也可以形成于第一芯片210的衬底212的上方。
具体地，入射至该第一光阻挡层230的至少部分光信号(例如，第一光信号)能够被该第一光阻挡层230全反射和/或散射，以防止该第一光信号进入至第一芯片210中，特别是防止该第一光信号进入第一芯片210的电路区域211中，从而减少乃至消除进入第一芯片210的电路区域211中的光信号，避免形成对安全芯片的激光注入攻击，提高安全芯片的安全性能。
采用本申请实施例的方案，通过分别独立制造两个芯片，并对两个芯片进行堆叠以形成安全芯片，从而减小安全芯片的面积，也降低了安全芯片的制造成本，另外，安全芯片中新增光阻挡层对光信号进行全反射和/或散射，避免在安全芯片中增加光敏模块检测攻击光信号，在提高安全芯片的安全性能的前提下，进一步减小安全芯片200的面积和制造成本。
可选地，上述第一芯片210和第二芯片220的厚度较小，可以为经过衬底减薄处理后的芯片，能够防止攻击者对安全芯片进行拆解，从而提高安全芯片的安全性能。在一些实施例中，第一芯片210和/或第二芯片220的厚度小于一定的阈值，例如，第一芯片210和/或第二芯片220的厚度小于30μm，优选地，第一芯片和第二芯片的厚度均小于10μm。
图3示出了另一种安全芯片200的结构示意图。
如图3所示，第一芯片210的下表面还设置有第一互联层240，第二芯片220的上表面还设置有第二互联层250。第一芯片210和第二芯片220通过该第一互联层240和第二互联层250实现电连接。
具体地，在芯片的制造过程中，在晶圆上形成芯片中的元器件，例如形成场效应管的过程，我们可以称之为前道(Front End Of Line，FEOL)工艺，在此过程中，芯片中元器件组合形成的区域可以理解为芯片中的电路区域，例如上文中第一芯片210中的电路区域211或者下文中第二芯片220中的电路区域212。
在此之后，需要进行金属布线将元器件连接形成电路结构，然后对晶圆上形成的多个芯片进行切割和封装，形成独立的多个封装芯片，这一过程我们称之为后道(Back EndOf Line，BEOL)工艺。
在本申请实施例中，第一芯片210下表面的第一互联层240以及第二芯片220上表面的第二互联层250均可以为后道工艺制备形成的用于连接电路各元器件的金属线路层。该第一互联层240与第一芯片210进行电连接，具体地，与第一芯片210中的电路区域211电连接，且第二互联层250与第二芯片220进行电连接，具体地，与第二芯片220中的电路区域221电连接。
可选地，该第一互联层240和该第二互联层250可以包括再布线层 (Re-Distribution Layer，RDL)，用于对第一芯片210和第二芯片220的输入输出(InputOutput，IO)接口进行重新布局。
具体地，上述互联层，比如第一互联层240包括至少一层金属线路层以及金属线路层之间的绝缘介质层，该金属线路层的材料包括但不限于下列材料的一种或多种：钛(Ti)、铜(Cu)、铝(Al)、钼(Mo)、镍(Ni)、金(Au)、钯(Pd)，或氮化钛(TiN)，氮化钽(TaN)等等。该绝缘层可以包含但不限于是：氧化硅(SiO2)，氮化硅(SiN)，氮碳化硅(SiCN)，聚酰亚胺(Polyimide， PI)、聚苯并恶唑(Polybenzoxazole，PBO)以及苯并环丁烯(Benzocyclobutene， BCB)中的一种或多种。类似的，第二互联层250也可以用上述材料制成。
可选地，第一互联层240和第二互联层250的表面面积相等，具体地，此处互联层的表面面积是指上表面面积或者下表面面积，且通常来讲，互联层的上表面面积与下表面面积相等。
在此情况下，在本申请实施例中，可以采用晶圆级键合工艺，以晶圆到晶圆(Waferto Wafer，W2W)的方式将两层晶圆堆叠至一起时，两层晶圆上多个芯片(Die)一一对应，其中上层晶圆上的第一芯片210和下层晶圆上的第二芯片220对应，将上层晶圆上的第一芯片210和第一互联层240，与下层晶圆上的第二芯片220和第二互联层250堆叠至一起，实现堆叠的安全芯片结构。
可选地，如图3所示，在第一互联层240的下表面形成有至少一个第一键合衬垫241，第二互联层250的上表面形成有至少一个第二键合衬垫251，该至少一个第一键合衬垫241和至少一个第二键合衬垫251同样由金属形成，可以用于传输电信号，该至少一个第一键合衬垫241和至少一个第二键合衬垫251的材料与上述互联层中的金属线路层的材料相同。
具体地，该至少一个第一键合衬垫241和至少一个第二键合衬垫251一一对应，且至少一个第一键合衬垫241中的每个第一键合衬垫可以通过晶圆级键合工艺键合至其对应的一个第二键合衬垫251上形成电连接，从而形成第一互联层240和第二互联层250之间的电连接，再使得第一芯片210和第二芯片220通过这两个互联层产生电连接。
通过本申请实施例的方案，堆叠后的第一芯片210和第二芯片220之间的电连接装置，即互联层中的键合衬垫隐藏在安全芯片200的内部，从外部无法通过该电连接装置读取到第一芯片210和第二芯片220中的数据以及芯片的相关信息，从而提高了安全芯片200的安全性能以及可靠性。
第一芯片210和第二芯片220堆叠连接后形成的安全芯片200与图1中的安全芯片100相比，具有小尺寸、高可靠性、低功耗等众多优点，能够提高安全芯片的整体性能，使其应用到更多、且具有更高要求的应用场景中。
应理解，第一芯片210和第二芯片220除了可以采用晶圆级键合工艺实现芯片堆叠和电连接外，还可以采用芯片与晶圆堆叠(Chip to Wafer，C2W) 的键合工艺，或者芯片与芯片堆叠(Chip to Chip，C2C)键合工艺实现芯片的堆叠和电连接，本申请实施例对芯片的具体堆叠方式和电连接方式不做具体限定。
可选地，安全芯片还包括：焊盘，该焊盘用于与其它电子元器件通信连接，传输安全芯片产生的数据信号，或者接收其它器件传输的控制信号等等。可选地，该焊盘可以位于安全芯片的一侧，靠近于第一芯片，与第一芯片电连接；或者，该焊盘也可以位于安全芯片的另一侧，靠近于第二芯片，与第二芯片电连接。
例如，如图3所示，焊盘280设置在第一光阻挡层230的上方，且与第一互联层240中的金属线路层电连接，以与第一芯片210电连接。
具体地，如图3所示，第一互联层240中的金属线路层与第一光阻挡层 230的上表面之间形成盲孔，该盲孔的侧壁以及第一光阻挡层230上方形成有绝缘介质层281，焊盘280形成在该绝缘介质层281上方，通过盲孔中的金属结构连接至第一互联层240中的金属线路层。
除了图3中的实施方式以外，该焊盘280还可以设置在第二芯片220的下方，与第二互联层250中的金属线路层电连接。
应理解，图3仅举例示出了安全芯片的一个焊盘的结构，该安全芯片还可以包含有多个焊盘，用于传输安全芯片的信号。
在一些实施方式中，例如在上述图2和图3的实施例中，第一芯片210 的表面面积与第二芯片220的表面面积相等且上下对齐堆叠。此时，第一芯片210的表面面积、第二芯片220的表面面积、第一互联层240的表面面积以及第二互联层250的表面面积相等，且均上下对齐堆叠。
而在更多的实施方式中，第一芯片210的表面面积也可以与第二芯片220 的表面面积不相等。
此处需要说明的是，由于芯片为扁平的片状结构，本申请中的芯片的表面面积为芯片的上表面面积或者为下表面面积，且通常而言，芯片的上表面面积与下表面面积近似相等。当然也可以把芯片安装到PCB板的投影面积视为芯片的表面面积。
若第一芯片210和第二芯片220为不同类型的芯片，两者具有各自的电路结构，因而具有各自的工艺要求，两者的表面面积通常不相等。在此情况下，为了更好的实现两个芯片的堆叠和连接，将第一芯片210和第二芯片220 中表面面积较小的一个放置在载体中，该载体的表面面积与另一个表面面积较大的芯片的表面面积相等，且该载体与另一个表面面积较大的芯片上下对齐堆叠。
图4示出了另一种安全芯片200的结构示意图。
如图4所示，第一芯片210的表面面积小于第二芯片220的表面面积。该安全芯片200还包括：载体260，该载体260的表面面积与第二芯片220 的表面面积相等。
另外，该载体260中设置有容置结构261，该容置结构261为通孔，第一芯片210设置在该容置结构261中。
可选地，如图4所示，第一芯片210与载体260之间还设置有填充层262 以将第一芯片210稳定的固定在容置结构261中。该填充层262包括但不限于是高分子有机材料，例如干膜(Dry Film)材料或者其它流动性较好的高分子材料。在本申请实施例中，该填充层262可以为一种可以光刻的干膜材料，在真空及加热的条件下可以无空洞的填充与第一芯片210与容置结构261之间，且采用可以光刻的材料作为填充层，在对凹槽与第一芯片之间的空隙进行填充固定的同时，还可以便于工艺加工，节省芯片的制造时间。
可选地，容置结构261除了可以为通孔以外，还可以为凹槽，该凹槽形成于载体260的下表面。可选地，该第一芯片210通过胶层设置在凹槽的底部，以将第一芯片210稳定固定于凹槽中，该胶层包括但不限于晶片粘结膜 (Die Attach Film，DAF)。
在本申请实施例中，第一互联层240的表面面积大于第一芯片210的表面面积，且与载体260的表面面积相等。第二互联层250的表面面积与第二芯片220的表面面积相等，因此，第二互联层250的表面面积也与载体260 的表面面积相等。
图5示出了另一种安全芯片200的结构示意图。
如图5所示，第二芯片220的表面面积小于第一芯片210的表面面积。第二芯片220设置在载体260中的容置结构261中。
如图5所示，载体260中的容置结构261为凹槽，该凹槽形成在载体260 的上表面，第二芯片220通过胶层263和/或填充层262固定在容置结构261 中，该胶层263包括但不限于是DAF。此外，与图4类似，在本申请实施例中，容置结构261也可以为通孔。
在本申请实施例中，第二互联层250的表面面积大于第二芯片220的表面面积，且与载体260的表面面积相等。第一互联层240的表面面积与第一芯片210的表面面积相等，因此，第一互联层240的表面面积也与载体260 的表面面积相等。
在图4和图5的实施例中，通过将表面面积较小的芯片设置在载体中，实现两个不同大小的芯片之间的堆叠，此外，在第一芯片210和第二芯片220 的表面分别形成第一互联层240和第二互联层250，通过第一互联层240和第二互联层250之间的键合，实现第一芯片210和第二芯片220的电连接。采用本申请实施例的方案，能够实现不同大小的芯片堆叠形成安全芯片，适用于更多的应用场景。
在本申请实施例中，通过载体中的容置结构为小面积的芯片提供支撑和稳定，实现将大面积的芯片与小面积的芯片堆叠在一起，从而可以在实现堆叠芯片结构的同时，还能够在晶圆上尽可能多的制造小面积的芯片，降低单颗芯片的成本，从而降低整体的制造成本。此外，小面积的芯片不是直接在晶圆上，以晶圆级键合方式与大面积的芯片所在的晶圆进行键合，而是单颗的放入载体的容置结构中，可以在对两个芯片进行堆叠前，对两个芯片进行测试以筛选出性能良好的芯片，去除性能较差的芯片，提高整体安全芯片的良率，进一步降低整体的制造成本。可以理解，实施例虽然描述了一大一小两颗芯片的堆叠，但一颗大芯片与更多小芯片的堆叠也是可以的。
在图4和图5的实施例中，载体260包括但不限于是硅、玻璃、陶瓷、等晶圆材料，本申请实施例对具体的载体材料不做具体限定。
应理解，上述图4和图5中，第一芯片210和第二芯片220中一个芯片设置在载体中，另一个芯片直接形成于衬底中，除此之外，该第一芯片210 和第二芯片220还可以均设置在载体中，再通过互联层进行堆叠和电连接，该情况下的安全芯片的具体结构可以参见以上相关描述，此处不再赘述。
上文结合图2至图5说明了安全芯片中两个芯片的堆叠结构，下文结合图6至图9说明安全芯片中第一光阻挡层的结构。
图6示出了另一种安全芯片200的结构示意图。
如图6所示，第一光阻挡层230由第一光密介质层231和第一光疏介质层232形成，且第一光疏介质层232连接第一光密介质层231和第一芯片210，或者说第一光疏介质层232介于第一光密介质层231和第一芯片210之间。其中，第一光密介质层231为光接收层，用于接收光信号并将光信号传输至第一光密介质层231与第一光疏介质层232之间的形成的第一界面。
此处需要说明的是，在本申请实施例中，第一光密介质层231为相对于第一光疏介质层232而言的光密介质，换言之，第一光疏介质层232为相对于第一光密介质层231而言的光疏介质，本申请实施例中的光疏介质层和光疏介质层不是绝对概念，而是彼此相互关联的相对概念。在本申请实施例中，第一光密介质层的折射率大于第一光疏介质层232的折射率，但本申请实施例对第一光疏介质层232和第一光密介质层231的折射率的具体取值不做具体限定。
在一种实施方式中，如图6所示，第一光密介质层231和第一光疏介质层232之间的第一界面为粗糙界面，微观上来讲，该粗糙界面由多个不同方向的小平面组成，同一方向的光信号入射到该粗糙界面上时，不同方向的小平面接收的光信号的入射角不同。
针对相对第一光密介质层231的上表面以垂直方向射入的垂直光线，第一光密介质层231和所述第一光疏介质层232的第一界面的粗糙度大于或等于预设阈值时，能够使得垂直光线到达该第一界面时，增大其入射角，进而使得其入射角大于临界角，以满足发生全反射的条件；通过全反射进入第一光密介质层231的垂直光线，能够有效降低进入所述第一光疏介质层232中的折射光的强度，使得绝大部分光线无法到达安全芯片的第一芯片中，从而达到抗激光攻击的目的。
针对相对第一光密介质层231的下表面以倾斜方向射入的倾斜光线，第一光密介质层231和所述第一光疏介质层232的第一界面的粗糙度大于或等于预设阈值时，能够减小第一光疏介质层232对倾斜光线的受光面积，进而降低了进入第一光疏介质层232中的折射光的光量，从而达到抗激光攻击的目的。此外，与垂直光线在第一光密介质层231中的传播路径相比，倾斜光线在第一光密介质层231中的传播路径较长，进一步增大了倾斜光线到达第一光密介质层231和第一光疏介质层232过程中的损耗，进一步降低了进入第一光疏介质层232中的光线的强度并保障了安全芯片的安全性。
此外，不管第一光密介质层231和第一光疏介质层232的交界面与入射光线垂直还是不垂直，粗糙度大于预设阈值的第一界面，均可以对其进行散射，使得激光无法聚集到特定区域，进一步降低进入第一光疏介质层232中的折射光的强度。
综上所述，通过粗糙的第一光密介质层231和第一光疏介质层232之间的第一界面，能够全反射或散射从第一光密介质层231入射的光线(例如第一光信号)，进而能够降低到达第一芯片，尤其是到达第一芯片中的电路区域的光线强度，从而达到抗激光攻击的目的。
在一些实施方式中，第一界面的粗糙度大于20nm。
作为示例，第一光密介质层231和第一光疏介质层232之间的第一界面可以形成有周期性或者随机分布的尖刺状结构或者孔状结构，或者其他任意呈现高低起伏形态的结构。其中该尖刺状结构有利于增大垂直于第一光密介质层231的入射光线的入射角，进而使其发生全反射，孔状结构有利于对入射光线进行散射。
可选地，上述尖刺状结构可以由尺寸不规则的金字塔形凸起或倒金字塔形凹坑形成。图7为该尖刺结构的一种截面示意图，如图7所示，该金字塔形凸起的斜面和芯片所在平面形成有54.7度的夹角。当然，该尖刺状结构也可以由规则的金字塔形凸起或倒金字塔形凹坑形成，该金字塔形凸起的斜面和芯片所在平面的夹角的角度也可以是其它数值，例如60度，本申请对此不做具体限制。该金字塔形凸起在横剖面上可以为规则或不规则的锯齿结构。
可选地，上述第一光密介质层231的材料为硅(Si)，第一光疏介质层232 的材料为二氧化硅(SiO2)；或者，第一光密介质层231的材料为金属，第二光疏介质层232的材料为氮化硅(SiN)、氧氮化硅(SiON)、碳氮化硅(SiCN) 中的任意一种。
在本申请实施例中，通过构造第一光密介质层231和第一光疏介质层232 之间的第一界面为粗糙度大于预设阈值的粗糙面，能够使得入射至第一光密介质231中的大部分光信号乃至全部光信号均被反射，进而能够降低或者消除到达第一芯片的光线强度，从而达到抗激光攻击的目的。
另外，通过在第一芯片210上方设置该第一光密介质层231和第一光疏介质层232，不仅能够保证在不占用额外的芯片面积的情况下防止激光攻击，而且工艺流程相对简单，不影响芯片的加工方式，便于量产。
可选地，第一光疏介质层232可以连接于第一芯片210的衬底表面。
例如，在图6所示的安全芯片200中，第一光疏介质层232直接设置在第一芯片210的衬底上表面，其中，第一芯片210的衬底上表面为粗糙度大于预设阈值的粗糙面，该粗糙面的形态与上述第一光密介质层231和第一光疏介质层232之间的第一界面的形态基本一致，其也可以形成有尖刺状结构或者孔状结构。在本申请实施例中，在第一芯片210的衬底上表面生长的第一光疏介质层232的厚度较小，因此，使得该第一光疏介质层231的上表面与第一芯片210的衬底的上表面形态相近，均为粗糙平面。
图8示出了另一种安全芯片200的结构示意图。
如图8所示，在该安全芯片200中，第一光疏介质层232也是直接设置在第一芯片210的衬底上表面，其中，第一芯片210的衬底的上表面与第一光疏介质层232的上表面形态不一致，且第一光疏介质层232的上表面的粗糙度大于第一芯片210的衬底的上表面的粗糙度，即第一光密介质层231和第一光疏介质层232之间的第一界面的粗糙度大于第一芯片210的衬底的上表面的粗糙度。
可选地，第一光疏介质层232也可以通过中间层连接于第一芯片210的衬底表面。
图9示出了另一种安全芯片200的结构示意图。
如图9所示，在该安全芯片200中，第一芯片210的衬底上表面还设置有第一中间层233，第一光疏介质层232设置在第一中间层233的上表面，该第一中间层233的上表面为粗糙面，与图6中的第一光疏介质层的结构近似，在本申请实施例中，第一光疏介质层232的厚度较小，其上表面和下表面的形态基本一致，也可以说，第一光密介质层231和第一光疏介质层232 之间的第一界面的形态与第一中间层233的上表面的形态基本一致，均为粗糙平面。
上述第一中间层233的材料包括但不限于是硅材料，例如，可以为多晶硅，微晶硅或者不定型硅等等，该第一中间层233的材料可以与第一芯片210 的衬底材料相同或者不相同，该第一中间层233旨在可以形成粗糙表面，以使得其上方第一光疏介质层也形成粗糙界面即可，本申请实施例对第一中间层的材料不做具体限定。
上述图6至图9说明了几种第一光阻挡层230的示意性结构，在上述实施例中，第一光阻挡层230形成在第一芯片210的衬底的上方，该第一光阻挡层230可以在芯片的后道工艺中实现，因而该第一光阻挡层230的制备过程不影响第一芯片210的前道工艺的制造过程，因而不会对第一芯片210的主要制造过程造成影响，使得第一芯片210的设计更为灵活，从而可以让安全芯片200可以应用于更多的场景中。
除此之外，第一光阻挡层230也可以直接形成于第一芯片210的衬底中，即在第一芯片210的前道工艺中进行制备。
具体地，在一些实施方式中，该第一芯片210的衬底为绝缘衬底上的硅 (SiliconOn Insulator，SOI)结构，该第一芯片210的衬底包括顶部硅层、埋层氧化硅层(BuriedOxide Layer，BOX)以及底部硅层，其中，顶部硅层用于制备形成第一芯片210的电路区域211，该埋层氧化硅层用于制备第一光阻挡层230中的第一光疏介质层232，该底部硅层用于制备第一光密介质层231。在本申请实施例中，第一光阻挡层230的结构与图6中的第一光阻挡层的结构相同，两者之间的差异点主要在于制备工艺的不同。
在上文的实施例中，第一芯片的电路区域附近设置了第一光阻挡层，可以防止第一光信号进入到第一芯片的电路区域中。在此基础上，还可以在第二芯片的电路区域附近设置第二光阻挡层，防止第二光信号进入到第二芯片的电路区域中。
图10示出了另一种安全芯片200的结构示意图。
如图10所示，该安全芯片200还包括：第二光阻挡层270，该第二光阻挡层270靠近于第二芯片220中的电路区域221，用于对第二光信号进行全反射和/或散射以防止第二光信号进入第二芯片220中的电路区域221。
可选地，该第二光阻挡层270可以包括第二光疏介质层272和第二光密介质层271。该第二光密介质层271连接于在第二光疏介质层272下，且第二光密介质层271与第二光疏介质层272之间的第二界面为粗糙度大于预设阈值的粗糙面。在一些实施方式中，第二界面的粗糙度大于20nm。
可选地，该第二界面上形成有尖刺状结构或者孔状结构；所述尖刺状结构由金字塔形凸起或倒金字塔形凹坑形成。
具体地，第二光疏介质层272和第二光密介质层271的结构可以参考上文中第一光疏介质层232和第一光密介质层231的相关描述，此处不再赘述。
与图6至图9中的第一光阻挡层230类似，第二光阻挡层270对称的形成于第二芯片220的下方。
可选地，第二光疏介质层272连接于第二芯片220的衬底表面。
例如，如图10所示，该第二光疏介质层272设置在所述第二芯片220的衬底下表面。其中，第二芯片220的衬底下表面为粗糙度大于预设阈值的粗糙面，该粗糙面的形态与上述第二光密介质层271和第二光疏介质层272之间的第二界面的形态基本一致，其也可以形成有可以形成有尖刺状结构或者孔状结构。在本申请实施例中，第二光疏介质层272厚度较小，其上表面和下表面为形态基本一致的粗糙平面。
又例如，可参考图8中第一光阻挡层230的结构，并如图11所示，第二光疏介质层272也是直接设置在第二芯片220的衬底下表面，其中，第二芯片220的衬底的下表面与第二光疏介质层272的下表面形态不一致，且第二光疏介质层272的上表面的粗糙度大于第二芯片220的衬底的下表面的粗糙度，即第二光密介质层271和第二光疏介质层272之间的第二界面的粗糙度大于第二芯片220的衬底的下表面的粗糙度。
可选地，第二光疏介质层272也可以通过中间层连接于第二芯片220的衬底表面。
例如，可参考图9中的第一光阻挡层230的结构，并如图12所示，第二芯片220的衬底下表面还设置有第二中间层273，第二光疏介质层272设置在该第二中间层273的下表面，该第二中间层273的下表面为粗糙面，与图 10中的第二光疏介质层的结构近似，在本申请实施例中，第二光疏介质层272 的厚度较小，其上表面和下表面的形态基本一致，也可以说，第二光密介质层271和第二光疏介质层272之间的第二界面的形态与第二中间层273的下表面的形态基本一致，均为粗糙平面。
与第一中间层类似，上述第二中间层273的材料包括但不限于是硅材料，例如，可以为多晶硅，微晶硅或者不定型硅等等，该第二中间层273的材料可以与第二芯片220的衬底材料相同或者不相同，该第二中间层273旨在可以形成粗糙表面，以使得其下方第二光疏介质层也形成粗糙界面即可，本申请实施例对第二中间层的材料不做具体限定。
可选地，上述第二光密介质层271的材料为硅(Si)，第二光疏介质层272 的材料为二氧化硅(SiO2)；或者，第一光密介质层231的材料为金属，第二光疏介质层232的材料为氮化硅(SiN)、氧氮化硅(SiON)、碳氮化硅(SiCN) 中的任意一种。
在图10至图12中，焊盘280设置在第一光阻挡层230的上方，连接至第一互联层240，可选地，在本申请实施例中，焊盘280还可以设置在第二光阻挡层230的下方，例如图10至图12中，第二光密介质层271的下方，连接至第二互联层250。
应理解，在本申请中，光阻挡层(第一光阻挡层和第二光阻挡层)的实现方式中，除了上述采用光密介质层(第一光密介质层和第二光密介质层) 和光疏介质层(第一光疏介质层和第二光疏介质层)形成粗糙界面以对光信号进行全反射和/或散射外，还可以采用其它方式形成光反射或者散射条件，例如，该光阻挡层为一种高反射薄膜，其可以为金属材料或者也可以为全电介质材料。本申请实施例对具体的光阻挡层的结构不做具体限定。
还应理解，除了光阻挡层可以实现避免或者减少光信号进入到芯片外，还可以采用光吸收层等其它技术手段，例如，在芯片上方设置光吸收薄膜等等。
通过本申请实施例的方案，对两个芯片均进行激光故障注入的防护，进一步增强了安全芯片的安全性能。
另外，在本申请实施例中，若光阻挡层采用光疏介质层与光密介质层的结构实现，可以通过在半导体芯片上直接制备两个介质层上制备，不仅能够保证在不占用额外的芯片面积的情况下防止激光攻击，而且工艺流程相对简单，不影响芯片的加工方式，便于量产且制造成本较低。
应理解，本文中，上述图2至图12仅为安全芯片的示例性说明，在另一些实施例中，可以理解为将图2至图12中的安全芯片在空间上进行旋转，或者结构上对称设置等等，都属于本申请的保护范围之内，具体的方案可以参照上文的描述，本文不再赘述。
上文结合图2至图12，详细描述了本申请的安全芯片的装置实施例，下文结合图13至图32，详细描述本申请的安全芯片的制造方法的实施例，应理解，装置实施例与方法实施例相互对应，类似的描述可以参照装置实施例。
图13为一种安全芯片的制造方法的示意性流程框图。
如图13所示，该安全芯片的制造方法20可以包括以下步骤。
S210：制备第一芯片，该第一芯片位于第一晶圆中。
S220：制备第二芯片，该第二芯片位于第二晶圆中。
可选地，该第一晶圆和第二晶圆的材料、结构等物理参数可以相同。第一晶圆上制备的芯片数量和第二晶圆上制备的芯片数量相等。
在本申请实施例中，第一芯片和第二芯片为不同类型等芯片，用于实现不同的功能。
在一些实施方式中，第一芯片和第二芯片分别为逻辑芯片和存储芯片，该第一芯片和第二芯片的相关技术特征可以参见上述装置实施例中第一芯片 210和第二芯片220的相关描述，此处不再赘述。
S230：采用晶圆级键合工艺键合第一晶圆和第二晶圆，以使得第一芯片和其对应的第二芯片上下堆叠，且相互电连接。
例如，采用晶圆级键合工艺将第一晶圆堆叠于第二晶圆上方，以使得第一芯片对应堆叠于第二芯片的上方，且与第二芯片电连接。
具体地，第一晶圆和第二晶圆的尺寸相同，第一晶圆和第二晶圆堆叠后，第一晶圆中的每个芯片与第二晶圆中的每个芯片一一对应，对应的两个芯片的中心在垂直方向上重合。
具体地，第一晶圆中的第一芯片与第二晶圆中的第二芯片对应，第一芯片和第二芯片的中心在垂直方向上重合，且第一芯片和第二芯片相互电连接。
S240：在第一晶圆的衬底表面制备第一光阻挡层，该第一光阻挡层用于对第一光信号进行全反射和/或散射以防止该第一光信号进入第一芯片中的电路区域。
对第一晶圆和第二晶圆进行堆叠之后，若第一晶圆位于第二晶圆上方，则在第一晶圆的上表面制备第一光阻挡层，将从安全芯片上方入射至第一光阻挡层的至少部分光信号(例如第一光信号)进行全反射和/或散射，防止该第一光信号进入至芯片中形成激光故障攻击。在本实施例中，第一晶圆、第二晶圆可以为硅晶圆或者其他半导体材料晶圆。
类似地，对第一晶圆和第二晶圆进行堆叠之后，若第二晶圆位于第二晶圆下方，则在第一晶圆的下表面制备第一光阻挡层，将从安全芯片下方入射至第一光阻挡层的第一光信号进行全反射和/或散射。在一些实施方式中，在第一晶圆的衬底表面制备第一光阻挡层，换句话说，若第一晶圆堆叠于第二晶圆上方，第一晶圆的衬底表面为第一晶圆的上表面，若第一晶圆堆叠于第二晶圆下方，第一晶圆的衬底表面为第一晶圆的下表面。在第一晶圆中，相对于衬底表面，另一面形成有第一芯片的电路结构，该面为键合面。
此处需要说明的是，在制备过程中，可以在第一晶圆的衬底表面整面覆盖制备光阻挡层，其中，该光阻挡层中，对应于第一芯片的局部区域我们称之为第一光阻挡层。
应当理解的是，第一晶圆中除了第一芯片外的其他芯片同样对应设置有与该第一光阻挡层结构相同的光阻挡层。
S250：对堆叠的第一晶圆和第二晶圆进行切割，得到第一安全芯片，该第一安全芯片包括第一芯片、第二芯片以及第一光阻挡层。
采用切割工艺，沿切割道对堆叠后的第一晶圆和第二晶圆进行切割，得到多个堆叠式的安全芯片，其中，每个安全芯片的结构相同，每个安全芯片均包括光阻挡层防止激光注入攻击。
本步骤中制造得到的第一安全芯片可以为上述图2的装置实施例中的安全芯片200。
图14为另一种安全芯片的制造方法的示意性流程框图。
如图14所示，该安全芯片的制造方法30可以包括以下步骤。
S311：在第一晶圆中制备第一芯片。
本步骤为上述步骤S210的一种实现方式。
具体地，采用半导体制造工艺，在第一晶圆中制备第一芯片阵列，该第一芯片阵列中每个芯片的结构相同，本步骤中的第一芯片为该第一芯片阵列中的一个芯片。
具体地，可以通过光刻、离子注入、刻蚀、沉积、外延等半导体工艺在第一晶圆中制备第一芯片阵列中每个芯片的电路结构，例如，制备场效应晶体管等等。
S320：在第一晶圆上方制备第一互联层。
本步骤和下述步骤S340、步骤S350为上述步骤S230中一种实现方式。
可选地，可以采用半导体工艺制程中的后道工艺在第一晶圆上制备形成第一芯片的第一互联层，该第一互联层中包括金属线路层和绝缘介质层，该第一互联层中的金属线路层与第一芯片进行电连接。
可选地，该第一互联层可以包括再布线层，用于对第一芯片的输入输出接口进行重新布局。
可选地，在第一互联层的上表面形成有至少一个第一键合衬垫，该至少一个第一键合衬垫由金属形成，可以用于传输第一芯片的电信号。
在本申请实施例中，该第一互联层可以参考上述装置实施例中第一互联层240的相关描述，此处不再赘述。
进一步地，在制备第一互联层之后，还可以对该第一互联层的上表面进行平坦化处理，以形成平坦度和粗糙度均满足一定阈值要求的光滑平面。例如，对该第一互联层的上表面进行抛光处理，该抛光处理包括但不限于：化学机械抛光(Chemical MechanicalPlanarization，CMP)工艺的处理。
图15示出了该步骤之后的部分第一晶圆截面图。如图15所示，第一晶圆201中形成有第一芯片210的电路区域211，第一互联层240形成在第一芯片的上表面，该第一互联层240中包括金属线路层，并且该第一互联层240 的表面形成有至少一个第一键合衬垫241。
S331：在第二晶圆中制备第二芯片。
本步骤为上述步骤S220的一种实现方式。
类似地，采用半导体制造工艺，在第二晶圆中制备第二芯片阵列，该第二芯片阵列中每个芯片的结构相同，本步骤中第二芯片为该第二芯片阵列中的一个芯片。
在本申请实施例中，第一晶圆中的每个芯片与第二晶圆中的每个芯片一一对应，对应的两个芯片的表面面积相等，两个芯片在垂直方向上重合。
具体地，第一晶圆中的第一芯片与第二晶圆中的第二芯片对应，第一芯片和第二芯片在垂直方向上重合，且第一芯片和第二芯片相互电连接。
S340：在第二芯片上方制备第二互联层。
与步骤S320类似地，可以采用半导体工艺制程中的后道工艺在第二晶圆上制备形成第二芯片的第二互联层，该第二互联层中包括金属线路层和绝缘介质层，该第二互联层中的金属线路层与第二芯片进行电连接。
可选地，该第二互联层可以包括再布线层，用于对第二芯片的输入输出接口进行重新布局。
可选地，在第二互联层的上表面形成有至少一个第二键合衬垫，该至少一个第二键合衬垫由金属形成，可以用于传输第二芯片的电信号。
在本申请实施例中，该第二互联层可以参考上述装置实施例中第二互联层250的相关描述，此处不再赘述。
进一步地，在制备第二互联层之后，也可以对该第二互联层的上表面进行平坦化处理，以形成平坦度和粗糙度均满足一定阈值要求的光滑平面。
图16示出了该步骤之后的部分第二晶圆截面图。如图16所示，第二晶圆202中形成有第二芯片220的电路区域221，第二互联层250形成在第二芯片的上表面，该第二互联层250中包括金属线路层，并且该第二互联层250 的表面形成有至少一个第二键合衬垫251。
S350：上下翻转第一晶圆，采用晶圆级键合工艺键合第一互联层和第二互联层，以使得第一芯片对应堆叠于第二芯片的上方，且与第二芯片电连接。
上下翻转第一晶圆后，第一互联层的位置变换至第一晶圆的下方，且第一互联层中的至少一个第一键合衬垫的位置变换至第一互联层的下表面。
采用晶圆级键合工艺键合第一互联层的下表面和第二互联层的上表面，在键合过程中，第一互联层中的至少一个第一键合衬垫与第二互联层中的至少一个第二键合衬垫一一对应，并且相互键合形成电连接，从而形成第一互联层和第二互联层之间的电连接，进而形成第一芯片和第二芯片之间的电连接。
由于在上述步骤S320和步骤S340中，形成的第一互联层的上表面(翻转后为第一互联层的下表面)和第二互联层的上表面均为平坦度以及粗糙度均满足一定的阈值要求的光滑、平整的平面，有利于进行第一互联层和第二互联层的晶圆级键合。
在本申请实施例中，可以采用多种不同的键合工艺对第一互联层和第二互联层进行键合。例如，可以采用混合键合(Hybrid Bonding)工艺键合第一互联层和第二互联层。所谓混合键合，即在晶圆堆叠键合时，需要电学连接的地方，即本申请实施中至少一个第一键合衬垫和至少一个第二键合衬垫之间的连接采用金属键合完成，而其他地方，即本申请实施例中除键合衬垫以外的绝缘介质层，则采用介质键合提供机械支撑。介质的选择需要考虑的主要因素是能够与金属键合时的温度和表面处理工艺兼容，目前，聚合物粘合剂和氧化硅均可作为混合键合的介质。
可选地，除了采用混合键合方式外，该第一互联层与第二互联层的键合还可以采用其他的晶圆级键合方法，例如各类直接键合工艺，包括但不限于：阳极键合(AnodicBonding)、表面活化键合(Surface Activated Bonding，SAB) 等等，还有各类通过中间层的间接键合工艺，包括但不限于：瞬态液相 (Transient Liquid Phase，TLP)键合、热压键合(Thermal Compression Bonding)、粘接键合(Adhesive Bonding)等方法，本申请实施例对此不做具体限定。
图17示出了该步骤之后的键合的第一晶圆和第二晶圆的局部截面图。如图17所示，第一晶圆201中的第一芯片210通过第一互联层240和第二互联层250堆叠于第二晶圆202中的第二芯片220上方，且第一互联层240中的至少一个第一键合衬垫241与第二互联层250中的至少一个第二键合衬垫251 对应连接。
S360：对第一晶圆的上表面进行减薄处理。
具体地，经过上下翻转后，第一晶圆的上表面为衬底材料，可以采用机械减薄、化学减薄、化学抛光等方法对第一晶圆的上表面进行减薄，例如，可以采用磨轮对第一晶圆的上表面进行研磨。本申请实施例对具体的减薄方法不做任何限定。在对第一晶圆进行减薄的过程中，其下方的第二晶圆可以起到支撑的作用。
减薄后的第一晶圆的厚度小于一定的阈值，例如，小于30μm，优选地，减薄后的第一晶圆的厚度小于10μm。
可选地，减薄后的第一晶圆中第一芯片的电路区域靠近于第一芯片的上表面，但不暴露于上表面中，以防止外界环境对第一芯片的电路区域造成影响，从而影响第一芯片的性能。
采用本申请实施例的方法，可以减小安全芯片的整体厚度，从而可以防止攻击者对安全芯片的拆解，提高安全芯片的安全性能。
具体地，图18示出了该工艺步骤后的键合的第一晶圆和第二晶圆的局部截面图。如图18所示，第一芯片210中的电路区域211接近于第一晶圆201 的上表面，第一晶圆201的上表面为粗糙平面。
S370：在第一晶圆的上方制备第一光疏介质层，在第一光疏介质层上表面制备第一光密介质层。
本步骤可以为上述制造方法20中步骤S240的一种实施方式。其中，步骤S240中的第一光阻挡层可以包括本步骤中的第一光疏介质层和第一光密介质层。当然，步骤S240中的第一光阻挡层还可以为其他用于反射光信号的膜层或者结构，本申请实施例对此不做限定。
具体的，在本步骤中，可以有以下三种实施方式。
S371：在第一晶圆的上表面制备第一光疏介质层，在第一光疏介质层上表面制备第一光密介质层。
具体地，在步骤S360中，采用机械减薄或者化学减薄等方法对第一晶圆的上表面进行减薄后，第一晶圆的上表面可以形成粗糙度大于一定预设阈值的粗糙面，该粗糙面可以形成有周期性或者随机分布的尖刺状结构或者孔状结构，或者其他任意呈现高低起伏形态的结构。在该粗糙面上直接制备厚度较小的第一光疏介质层，使得该第一光疏介质层的上表面形态与该粗糙面的形态保持相同或者近似，或者说，制备第一光疏介质层后，第一光疏介质层的上下表面均为粗糙度大于预设阈值的粗糙面。
在该第一光疏介质层的上表面继续制备第一光密介质层，因此，第一光疏介质层和第一光密介质层之间的第一界面同样为粗糙度大于预设阈值的粗糙面，从而可以形成对入射的光信号进行全反射和/或散射的条件，增大光信号的反射强度和散射强度，大大减小光信号的透射强度，从而减小乃至消除进入至第一芯片中的光信号，避免激光注入攻击。
此外，在制备第一光密介质层后，可以对第一光密介质层的上表面进行平坦化处理，形成相对光滑的平面。或者制备厚度较厚的第一光密介质层，也能够使得该第一光密介质层的上表面呈现相对光滑的平面。
上述制备第一光疏介质层和第一光密介质的方法包括但不限于化学气相沉积(Physical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、脉冲激光沉积(Pulse Laser Deposition，PLD)、原子层沉积(Atomic Layer Deposition，ALD)等等，本申请实施例对具体的第一光疏介质层和第二光疏介质层的制备方法不做具体限定。
可选地，在本步骤中，在第一晶圆的上表面制备第一光疏介质层之前，还可以进一步对第一晶圆的上表面进行粗糙处理，例如，可以采用研磨和/或湿法腐蚀对第一晶圆的上表面进行处理，以加强第一晶圆的上表面的粗糙程度。
例如，可以在经过减薄后的第一晶圆的上表面涂覆腐蚀剂，然后进行加热，其中，该腐蚀剂包括但不限于：氢氧化钠NaOH溶液、氢氧化钾KOH 溶液、四甲基氢氧化铵TMAH溶液、硅酸钠Na2SiO3溶液。所述腐蚀剂的浓度大于或等于预设阈值，例如8wt％。具体地，可以将腐蚀剂加热至80摄氏度或以上，并腐蚀25分钟或以上。
具体地，图19示出了该工艺步骤后的键合的第一晶圆和第二晶圆的局部截面图。如图19所示，第一晶圆201的粗糙上表面上形成有第一光疏介质层 232，该第一光疏介质层232的上下表面均为粗糙平面，该第一光疏介质层 232的上方还形成有第一光密介质层231，第一光密介质层231的上表面为光滑平面。
S372：在第一晶圆的上表面制备第一光疏介质层，对第一光疏介质层进行粗糙处理，在第一光疏介质层的上表面制备第一光密介质层。
具体地，本步骤中制备第一光疏介质层的制备方法以及对第一光疏介质层的上表面进行粗糙处理的方法也可以参考步骤S371中的制备方法和粗糙处理方法，例如，采用沉积方法制备第一光疏介质层，且利用喷砂或氢氟酸湿法腐蚀工艺对第一光疏介质层进行粗糙处理，使得第一光疏介质层的上表面形成粗糙面。
本步骤与步骤S371的区别在于，步骤S371中第一光疏介质层的厚度较小，其上表面形态依附于第一芯片的上表面形态，而本步骤中，对第一光疏介质层的厚度无要求，直接对第一光疏介质层的上表面进行粗糙处理。步骤 S371能够简化整体的工艺流程，但工艺要求较高，而步骤S373则对工艺要求较低。
另外，若通过本步骤制备形成第一光阻挡层，也可以不需要进行上述步骤S360，直接在第一芯片的衬底上制备第一光疏介质层。
具体地，图20示出了该工艺步骤后的键合的第一晶圆和第二晶圆的局部截面图。如图20所示，第一晶圆201的上表面上形成有第一光疏介质层232，该第一光疏介质层232的上下表面均为粗糙平面，但粗糙面的形态不一致，该第一光疏介质层232的上方还形成有第一光密介质层231，第一光密介质层231的上表面为光滑平面。
S373：在第一晶圆的上表面制备第一中间层，对第一中间层的上表面进行粗糙处理，在第一中间层的上表面制备第一光疏介质层，并在第一光疏介质层的上表面制备第一光密介质层。
具体地，本步骤中制备第一中间层的制备方法以及对第一中间层的上表面进行粗糙处理的方法可以参考步骤S371中的制备方法和粗糙处理方法，例如，采用沉积的方法制备第一中间层，并采用腐蚀液和/或研磨的方式对第一中间层的上表面进行腐蚀，使得第一中间层的上表面形成粗糙度大于预设阈值的粗糙平面。
在该第一中间层上表面制备第一光疏介质层，并在第一光疏介质层的上表面制备第一光密介质层的过程与上述步骤S371中的过程近似，其中，第一光疏介质层的厚度较小，其上下表面均为粗糙平面，第一光密介质层的上表面为光滑平面。
在一些实施方式中，第一中间层可以为硅材料，包括但不限于是多晶硅、微晶硅或者不定形硅。
此外，在本申请实施例中，该第一中间层的相关特征可以参见以上装置实施例中的第一中间层233，此处不再赘述。
另外，若通过本步骤制备形成第一光阻挡层，可以不需要进行上述步骤 S360，直接在第一芯片的衬底上制备第一中间层。
具体地，图21示出了该工艺步骤后的键合的第一晶圆和第二晶圆的局部截面图。如图21所示，第一晶圆201的上表面上形成有第一中间层233，该第一中间层233的上表面为粗糙平面，且该第一中间层233的上表面形成有第一光疏介质层232，该第一光疏介质层232的上下表面均为粗糙平面，该第一光疏介质层232的上方还形成有第一光密介质层231，第一光密介质层 231的上表面为光滑平面。
在上述步骤S370中，在一些实施方式中，上述第一光密介质层的材料为硅(Si)，第一光疏介质层的材料为二氧化硅(SiO2)；或者，在另一些实施方式中，第一光密介质层的材料为金属，第二光疏介质层的材料为氮化硅 (SiN)、氧氮化硅(SiON)、碳氮化硅(SiCN)中的任意一种，本申请实施例对第一光密介质层和第一光疏介质层的具体材料不做限定。
此外，在上述步骤S370中，第一光疏介质层和第一光密介质层的相关特征可以参见以上装置实施例中第一光疏介质层232和第一光密介质层231的相关描述，此处不再赘述。
S380：在第一光密介质层上方制备焊盘，该焊盘与第一互联层进行电连接。
具体地，在本步骤中，可以制备安全芯片的输入输出接口，即安全芯片的焊盘，用于与其它电子元器件通信连接，传输安全芯片产生的数据信号，或者接收其它器件传输的控制信号等等。
具体地，可以采用光刻和刻蚀工艺，在第一光密介质层与第一互联层的金属线路层之间形成盲孔，以露出第一互联层中的金属线路层，在该盲孔中以及第一光密介质层的上表面制备绝缘介质层，然后再次采用光刻和刻蚀工艺刻蚀掉盲孔中心区域的绝缘介质层，以露出第一互联层中的金属线路层，并在盲孔的侧壁上仍然保留绝缘介质层，在盲孔中，以及绝缘介质层的表面制备金属层，并再次采用光刻和刻蚀工艺，在绝缘介质层上方形成焊盘，该焊盘通过盲孔中的金属结构连接至第一互联层中的金属线路层。
应理解，以上描述仅是举例说明制备焊盘的一种方法，还可以采用现有技术中任意一种形成金属焊盘的方法制备本申请实施例中的焊盘。
在本申请实施例中，该焊盘的相关特征可以参见以上装置实施例中焊盘 280的相关描述，此处不再赘述。
S390：对堆叠的第一晶圆和第二晶圆进行切割，得到第一安全芯片。
采用本申请实施例中的制造方法，制造得到的第一安全芯片如图6、图8 和图9所示，其中图6对应于采用步骤S371制备第一光阻挡层，图8对应于采用步骤S372制备第一光阻挡层，图9对应于采用步骤S373制备第一光阻挡层。该第一安全芯片包括第一芯片210、第二芯片220、第一互联层240、第二互联层250、第一光密介质层231、第一光疏介质层232以及焊盘280。
应理解，在上述制造方法中，上下翻转第一晶圆，将第一芯片堆叠于第二芯片的上方，可选地，还可以上下翻转第二晶圆，将第二芯片堆叠于第一芯片的上方，在第一芯片的下表面制备第一光疏介质层和第一光密介质层，具体的制备方法可以参考以上描述，此处不再赘述。
上述制造方法30中，第一芯片和第二芯片均为直接形成于第一晶圆和第二晶圆中的芯片，第一芯片和第二芯片的表面面积相等。
可选地，在该第一芯片和第二芯片的表面面积不相等的情况下，该第一芯片和/或第二芯片还可以重构形成在第一晶圆和第二晶圆中。
图22为另一种安全芯片的制造方法的示意性流程框图。
如图22所示，该安全芯片的制造方法30可以包括以下步骤。
S312：在第三晶圆中制备并切割出第一芯片，在第一晶圆中制造容置结构，将第一芯片放置于该容置结构中。
本步骤为上述步骤S210的另一种实现方式。
具体地，采用半导体工艺在第三晶圆中制备第一芯片阵列，该第一芯片阵列中每个芯片的结构相同，对第一芯片阵列进行切割得到分离的多个芯片，本步骤中的第一芯片为该第一芯片阵列中的一个芯片。
在第一晶圆上制作多个容置结构，该容置结构为凹槽或通孔。将第一芯片固定在该多个容置结构中的一个容置结构中。
具体地，若容置结构为凹槽，在该第一晶圆上制备多个凹槽后，通过取放(Pickand Place)工艺将第一芯片放入凹槽中。其中，第一芯片的下表面设置有第一胶层，该第一胶层包括但不限于DAF。
可选地，在本申请实施例中，可以通过多种工艺方法在该第一晶圆上制备得到多个凹槽，该工艺方法包括但不限于：干法刻蚀(Dry Etching)、激光法、机械法等等。本申请实施例对此不做具体限定。
进一步地，将第一芯片放置在凹槽后，将填充层填充在第一芯片与凹槽之间的空隙中，以进一步固定该第一芯片。
具体地，若容置结构为通孔，可以通过胶层和/或填充层将该第一芯片固定于通孔中，此时，可以提高第一芯片的散热能力。
可选地，上文中的容置结构、第一芯片以及填充层等相关技术方案可以参见以上装置实施例中容置结构261、第一芯片210以及填充层262的相关描述。
S320：在第一晶圆上方制备第一互联层。
S331：在第二晶圆中制备第二芯片。
S340：在第二芯片上方制备第二互联层。
S350：上下翻转第一晶圆，采用晶圆级键合工艺键合第一互联层和第二互联层，以使得第一芯片对应堆叠于第二芯片的上方，且与第二芯片电连接。
S360：对第一晶圆的上表面进行减薄处理。
S370：在第一晶圆的上方制备第一光疏介质层，在第一光疏介质层上表面制备第一光密介质层。
S380：在第一光密介质层上方制备焊盘，该焊盘与第一互联层进行电连接。
S390：对堆叠的第一晶圆和第二晶圆进行切割，得到第一安全芯片。
通过本申请实施例的制造方法制备得到的安全芯片可以参见图4。其中，图4中载体260为切割后的第一晶圆的局部区域。
图23为另一种安全芯片的制造方法的示意性流程框图。
如图23所示，该安全芯片的制造方法30可以包括以下步骤。
S311：在第一晶圆中制备第一芯片。
S320：在第一晶圆上方制备第一互联层。
S332：在第四晶圆中制备并切割出第二芯片，在第二晶圆中制造容置结构，将第二芯片放置于该容置结构中。
本步骤为上述步骤S220的另一种实现方式。
具体地，该步骤的实施过程可以参考以上步骤S312的过程，此处不再赘述。
S340：在第二芯片上方制备第二互联层。
S350：上下翻转第一晶圆，采用晶圆级键合工艺键合第一互联层和第二互联层，以使得第一芯片对应堆叠于第二芯片的上方，且与第二芯片电连接。
S360：对第一晶圆的上表面进行减薄处理。
S370：在第一晶圆的上方制备第一光疏介质层，在第一光疏介质层上表面制备第一光密介质层。
S380：在第一光密介质层上方制备焊盘，该焊盘与第一互联层进行电连接。
S390：对堆叠的第一晶圆和第二晶圆进行切割，得到第一安全芯片。
通过本申请实施例的制造方法制备得到的安全芯片可以参见图5。其中，图5中载体260为切割后的第二晶圆的局部区域。
采用上述图22和图23的申请实施例方案，能够实现不同大小的芯片堆叠形成安全芯片，适用于更多的应用场景。且可以在进行堆叠前，对两个晶圆上的芯片进行测试以筛选出性能良好的芯片，去除性能较差的芯片，提高整体安全芯片的良率，低整体的制造成本。
上文的安全芯片的制备方法中，在第一晶圆的上方制备第一光阻挡层以防止光信号进入第一芯片。除此之外，还可以在第二晶圆的下方制备第二光阻挡层以防止光信号进入第二芯片。
图24示出了另一种安全芯片的制造方法40的示意性流程框图。
如图24所示，该安全芯片的制造方法40可以包括以下步骤。
S410：制备第一芯片，该第一芯片位于第一晶圆中。
可选地，本步骤的过程可以参考上述实施例中步骤S210、步骤S311或者步骤S312的相关描述。
该工艺步骤后的键合的第一晶圆和第二晶圆的局部截面图可以参见图 15。
S420：制备第二芯片，该第二芯片位于第二晶圆中。
可选地，本步骤的过程可以参考上述实施例中步骤S220、步骤S331或者步骤S332的相关描述。
该工艺步骤后的键合的第一晶圆和第二晶圆的局部截面图可以参见图 16。
S430：采用晶圆级键合工艺键合第一晶圆和第二晶圆，以使得第一芯片和其对应的第二芯片上下堆叠，且相互电连接。
可选地，本步骤的过程可以参考上述实施例中步骤S230，或者步骤S320、步骤S340以及步骤S350的相关描述。
该工艺步骤后的键合的第一晶圆和第二晶圆的局部截面图可以参见图 17。
S440：以第一晶圆为支撑，对第二晶圆的下表面进行减薄处理。
具体地，在本申请实施例中，对第二晶圆的下表面为衬底材料，可以采用机械减薄、化学减薄、化学抛光等方法对第二晶圆的下表面进行减薄，例如，可以采用磨轮对第二晶圆的下表面进行研磨。本申请实施例对具体的减薄方法不做任何限定。
减薄后的第二晶圆的厚度小于一定的阈值，例如，小于30μm，优选地，减薄后的第二晶圆的厚度小于10μm。
可选地，减薄后的第二晶圆中第二芯片的电路区域靠近于第二芯片的下表面，但不暴露于下表面中，以防止外界环境对第二芯片的电路区域造成影响，从而影响第二芯片的性能。
采用本申请实施例的方法，可以进一步减小安全芯片的整体厚度，从而可以防止攻击者对安全芯片的拆解，提高安全芯片的安全性能。
具体地，图25示出了该工艺步骤后的键合的第一晶圆和第二晶圆的局部截面图。如图25所示，第二晶圆202中的电路区域221接近于第二晶圆202 的下表面，第二晶圆202的下表面为粗糙平面。
S450：在第二晶圆的下方制备第二光阻挡层，该第二光阻挡层用于对第二光信号进行全反射和/或散射以防止该第二光信号进入第二芯片。
可选地，与第一光阻挡层类似，作为一种实现方式，第二光阻挡层可以包括第二光疏介质层和第二光密介质层。当然，本步骤中的第二光阻挡层还可以为其他用于反射光信号的膜层或者结构，本申请实施例对此不做限定。
具体地，在第二晶圆的下方制备第二光疏介质层，在第二光疏介质层下表面制备第二光密介质层。
具体的，在本步骤中，也可以有以下三种实施方式。
S451：在第二晶圆的下表面制备第二光疏介质层，在第二光疏介质层下表面制备第二光密介质层。
具体地，在步骤S440中，采用机械减薄或者化学减薄等方法对第二晶圆的下表面进行减薄后，第二晶圆的下表面可以形成粗糙度大于一定预设阈值的粗糙面，该粗糙面可以形成有周期性或者随机分布的尖刺状结构或者孔状结构，或者其他任意呈现高低起伏形态的结构。在该粗糙面下方直接制备厚度较小的第二光疏介质层，该第二光疏介质层的上下表面均为粗糙度大于预设阈值的粗糙面。
在该第二光疏介质层的下表面继续制备第二光密介质层，因此，第二光疏介质层和第二光密介质层之间的第二界面同样为粗糙度大于预设阈值的粗糙面，从而可以形成对入射的光信号进行全反射和/或散射的条件，增大光信号的反射强度和散射强度，大大减小光信号的透射强度，从而减小乃至消除进入至第二芯片中的光信号，避免激光注入攻击。
此外，在制备第二光密介质层后，可以对第二光密介质层的上表面进行平坦化处理，形成相对光滑的平面。或者制备厚度较厚的第二光密介质层，也能够使得该第二光密介质层的上表面呈现相对光滑的平面。
上述制备第二光疏介质层和第二光密介质的方法包括但不限于化学气相沉积、物理气相沉积、脉冲激光沉积、原子层沉积等等，本申请实施例对具体的第二光密介质层和第二光疏介质层的制备方法不做具体限定。
可选地，在本步骤中，在第二晶圆的下表面制备第二光疏介质层之前，还可以进一步对第二晶圆的下表面进行粗糙处理，例如，可以采用研磨和/或湿法腐蚀对第二晶圆的下表面进行处理，以加强第二晶圆的下表面的粗糙程度。
图26示出了本步骤后的键合的第一晶圆和第二晶圆的局部截面图。如图 26所示，第二晶圆202的粗糙下表面上形成有第二光疏介质层272，该第二光疏介质层272的上下表面均为粗糙平面，该第二光疏介质层272的下方还形成有第二光密介质层271，第二光密介质层271的下表面为光滑平面。
S452：在第二晶圆的下表面制备第二光疏介质层，对第二光疏介质层进行粗糙处理，在第二光疏介质层的下表面制备第二光密介质层。
具体地，本步骤中制备第二光疏介质层的制备方法以及对第二光疏介质层的上表面进行粗糙处理的方法也可以参考步骤S451中的制备方法和粗糙处理方法，例如，采用沉积方法制备第二光疏介质层，且利用喷砂或氢氟酸湿法腐蚀工艺对第二光疏介质层进行粗糙处理，使得第二光疏介质层的上表面形成粗糙面。
本步骤与步骤S451的区别在于，步骤S451中第二光疏介质层的厚度较小，其上表面形态依附于第二芯片的下表面形态，而本步骤中，对第二光疏介质层的厚度无要求，直接对第二光疏介质层的下表面进行粗糙处理。
另外，若通过本步骤制备形成第二光阻挡层，也可以不需要进行上述步骤S440，直接在第二芯片的衬底下方制备第二光疏介质层。
具体地，图27示出了该工艺步骤后的键合的第一晶圆和第二晶圆的局部截面图。如图27所示，第二晶圆202的下表面上形成有第二光疏介质层272，该第二光疏介质层272的上下表面均为粗糙平面，但粗糙面的形态不一致，该第二光疏介质层272的上方还形成有第二光密介质层271，第二光密介质层271的下表面为光滑平面。
S453：在第二晶圆的下表面制备第二中间层，对第二中间层的下表面进行粗糙处理，在第二中间层的下表面制备第二光疏介质层，并在第二光疏介质层的上表面制备第二光密介质层。
具体地，本步骤中制备第二中间层的制备方法以及对第二中间层的下表面进行粗糙处理的方法可以参考步骤S451中的制备方法和粗糙处理方法，例如，采用沉积的方法制备第二中间层，并采用腐蚀液和/或研磨的方式对第二中间层的上表面进行腐蚀，使得第二中间层的下表面形成粗糙度大于预设阈值的粗糙平面。
在该第二中间层下表面制备第二光疏介质层，并在第二光疏介质层的下表面制备第二光密介质层的过程与上述步骤S451中的过程近似，其中，第二光疏介质层的厚度较小，其上下表面均为粗糙平面，第二光密介质层的下表面为光滑平面。
在一些实施方式中，第二中间层可以为硅材料，包括但不限于是多晶硅、微晶硅或者不定形硅。
此外，在本申请实施例中，该第二中间层的相关特征可以参见以上装置实施例中的第二中间层273，此处不再赘述。
另外，若通过本步骤制备形成第二光阻挡层，可以不需要进行上述步骤 S440，直接在第二芯片的衬底下表面制备第二中间层。
具体地，图28示出了该工艺步骤后的键合的第一晶圆和第二晶圆的局部截面图。如图28所示，第二晶圆202的下表面上形成有第二中间层273，该第二中间层273的下表面为粗糙平面，且该第二中间层273的下表面形成有第二光疏介质层272，该第二光疏介质层272的上下表面均为粗糙平面，该第二光疏介质层272的下方还形成有第二光密介质层271，第二光密介质层 271的下表面为光滑平面。
在上述步骤S450中，在一些实施方式中，上述第二光密介质层的材料为硅(Si)，第二光疏介质层的材料为二氧化硅(SiO2)；或者，在另一些实施方式中，第二光密介质层的材料为金属，第二光疏介质层的材料为氮化硅 (SiN)、氧氮化硅(SiON)、碳氮化硅(SiCN)中的任意一种，本申请实施例对第二光密介质层和第二光疏介质层的具体材料不做限定。
此外，在上述步骤S450中，第二光疏介质层和第二光密介质层的相关特征可以参见以上装置实施例中第二光疏介质层272和第二光密介质层271的相关描述，此处不再赘述。
S460：在第二光阻挡层下方设置载片，以载片为支撑，对第一晶圆的上表面进行减薄处理。
可选地，可以通过胶层在第二光阻挡层下方设置载片，该载片可以为具有一定强度和厚度的材料，能够起到支撑作用。可选地，该载片包括但不限于为硅、玻璃、陶瓷等材料。
具体地，对第一晶圆的上表面进行减薄处理的过程可以参考步骤S360的相关描述。
图29示出了该工艺步骤后的键合的第一晶圆和第二晶圆的局部截面图。如图29所示，载体290通过胶层291粘接在第二光阻挡层的下方，具体地，粘接在第二光密介质层271的下表面。第一晶圆201中的电路区域211接近于第一芯片210的上表面，第一芯片210的上表面为粗糙平面。
S470：在第一晶圆的上方制备第一光阻挡层，该第一光阻挡层用于对第一光信号进行全反射/或散射以防止该第一光信号进入第一芯片。
具体地，本步骤的过程可以参考步骤S370的相关描述。可以采用步骤 S371至步骤S373中任意一种方式制备第一光阻挡层。
图30示出了该工艺步骤后的键合的第一晶圆和第二晶圆的一种局部截面图。如图30所示，采用步骤S371中的制备方式制备第一光阻挡层厚，第一晶圆201的粗糙上表面上形成有第一光疏介质层232，该第一光疏介质层 232的上下表面均为粗糙平面，该第一光疏介质层232的上方还形成有第一光密介质层231，第一光密介质层231的上表面为光滑平面。
S480：在第一光密介质层上方制备焊盘，该焊盘与第一互联层进行电连接。
具体地，本步骤的过程可以参考步骤S380的相关描述。
可选地，除了将焊盘设置在第一光密介质层上方，且将焊盘与第一互联层进行电连接外，还可以将焊盘设置在第二光密介质层下方，且将焊盘与第二互联层进行电连接。
S490：对堆叠的第一晶圆和第二晶圆进行切割，得到第一安全芯片，该第一安全芯片包括第一芯片、第二芯片、第一光阻挡层和第二光阻挡层。
可选地，在执行本步骤之前，可以去除上述步骤S460中的载体和胶层，例如，通过研磨、腐蚀等物理或者化学方法。在一种实施方式中，该胶层可以为光敏材料，遇光消解，该载体为透明材料，在制备焊盘之后，可以对胶层进行光照，从而消解胶层并且去除胶层下方的载体。
采用本申请实施例中的制造方法，制造得到的第一安全芯片如图31所示，其在图30的基础上，增加了焊盘280的相关结构。
上文的安全芯片的制备方法中，第一光阻挡层为在对第一晶圆和第二晶圆进行键合之后，在第二晶圆的上表面上制备得到的。
除了该方式外，图32示出了另一种安全芯片的制造方法50的示意性流程框图。
如图32所示，该安全芯片的制造方法50可以包括以下步骤。
S510：制备第一芯片，该第一芯片位于包括第一光阻挡层的第一晶圆中。
S520：制备第二芯片，该第二芯片位于包括第二光阻挡层的第二晶圆中。
S530：采用晶圆级键合工艺键合第一晶圆和第二晶圆，以使得第一芯片和其对应的第二芯片上下堆叠，且相互电连接。
S540：对第一晶圆的表面和第二晶圆的表面进行减薄处理。
S550：制备焊盘，该焊盘与第一芯片或者第二芯片进行电连接。
S560：对堆叠的第一晶圆和第二晶圆进行切割，得到第一安全芯片，该第一安全芯片包括第一芯片、第二芯片、第一光阻挡层和第二光阻挡层。
在本申请实施例中，第一光阻挡层和第二光阻挡层还可以形成于第一晶圆和第二晶圆中。
例如，第一晶圆和/或第二晶圆可以为SOI晶圆，其中的埋层氧化硅层为光疏介质层，其底部硅层为光密介质层，其顶部硅层用于形成第一芯片和/或第二芯片的电路结构，或者在其顶部硅层上形成容置结构以放置第一芯片和/ 或第二芯片。
该制造方法50中，第一光阻挡层和第二光阻挡层均形成于晶圆中，可选地，第一光阻挡层和第二光阻挡层中也可以仅有一个光阻挡层形成于晶圆中，另一个反射层采用上述制造方法20至40中的光阻挡层的制造方法得到。
还应理解，上述列举的安全芯片的制造方法20至50的各实施例，可以通过机器人或者数控加工方式来执行，用于执行制造方法20至50的设备软件或工艺可以通过执行保存在存储器中的计算机程序代码来执行上述制造方法20至50。
本申请还提供了一种根据上述制备方法制备的安全芯片。
本申请还提供了一种包括上述安全芯片200的电子设备，或者包括按照上述方法20至50中任意一种方法制备的安全芯片的电子设备。
需要说明的是，在不冲突的前提下，本申请描述的各个实施例和/或各个实施例中的技术特征可以任意的相互组合，组合之后得到的技术方案也应落入本申请的保护范围。
应理解，本申请实施例中的具体的例子只是为了帮助本领域技术人员更好地理解本申请实施例，而非限制本申请实施例的范围。
还应理解，在本申请的各种实施例中，各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
还应理解，在本申请实施例和所附权利要求书中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请实施例。例如，在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“上述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本申请实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(read-only memory，ROM)、随机存取存储器(random access memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (29)
1.一种安全芯片，其特征在于，包括：第一芯片、第二芯片和第一光阻挡层；
所述第一芯片和所述第二芯片上下堆叠，且相互电连接；
所述第一光阻挡层靠近于所述第一芯片中的电路区域，且所述第一光阻挡层的面积不小于所述第一芯片中的电路区域的面积，所述第一光阻挡层用于将来自外部并朝向所述第一芯片中的电路区域照射的第一光信号进行全反射和/或散射。
2.根据权利要求1所述的安全芯片，其特征在于，所述第一芯片的厚度小于30μm；和/或，所述第二芯片的厚度小于30μm。
3.根据权利要求1所述的安全芯片，其特征在于，所述第一芯片的表面面积与所述第二芯片的表面面积不相等；
所述安全芯片还包括：载体，所述载体包括容置结构，所述容置结构为通孔或者凹槽；
所述第一芯片和所述第二芯片中表面面积较小的芯片设置在所述容置结构中，所述载体与所述第一芯片和所述第二芯片中表面面积较大的芯片上下对齐堆叠。
4.根据权利要求1至3中任一项所述的安全芯片，其特征在于，所述安全芯片还包括：第一互联层和第二互联层，
所述第一互联层和所述第二互联层设置在所述第一芯片和所述第二芯片之间；
所述第一芯片和所述第二芯片通过所述第一互联层和所述第二互联层实现电连接。
5.根据权利要求4所述的安全芯片，其特征在于，所述第一互联层的表面面积和所述第二互联层的表面面积相等，所述第一芯片与所述第二芯片之间通过对所述第一互联层和所述第二互联层进行晶圆级键合形成电连接。
6.根据权利要求5所述的安全芯片，其特征在于，所述第一互联层的表面形成有至少一个第一键合衬垫，所述第二互联层的表面形成有至少一个第二键合衬垫；
所述至少一个第一键合衬垫和所述至少一个第二键合衬垫一一对应，所述至少一个第一键合衬垫中的一个第一键合衬垫键合至其对应的一个第二键合衬垫上形成电连接。
7.根据权利要求5所述的安全芯片，其特征在于，所述第一互联层的表面面积和所述第二互联层的表面面积均与所述第一芯片和所述第二芯片中表面面积较大的芯片的表面面积相等。
8.根据权利要求1至3中任一项所述的安全芯片，其特征在于，所述第一光阻挡层包括：第一光疏介质层和第一光密介质层，所述第一光密介质层连接于所述第一光疏介质层；
其中，所述第一光密介质层用于接收所述第一光信号，并将所述第一光信号传输至所述第一光密介质层与所述第一光疏介质层之间的第一界面；
所述第一界面为粗糙度大于预设阈值的粗糙面，用于将来自外部并朝向所述第一芯片中的电路区域照射的所述第一光信号进行全反射和/或散射。
9.根据权利要求8所述的安全芯片，其特征在于，所述第一界面的粗糙度大于20nm。
10.根据权利要求8所述的安全芯片，其特征在于，所述第一界面上形成有尖刺状结构或者孔状结构，所述尖刺状结构由金字塔形凸起或倒金字塔形凹坑形成。
11.根据权利要求8所述的安全芯片，其特征在于，所述第一光疏介质层连接于所述第一芯片的衬底表面。
12.根据权利要求11所述的安全芯片，其特征在于，所述第一界面的形态与所述第一芯片的衬底表面的形态基本一致。
13.根据权利要求11所述的安全芯片，其特征在于，所述第一界面的粗糙度大于所述第一芯片的衬底表面的粗糙度。
14.根据权利要求8所述的安全芯片，其特征在于，所述安全芯片还包括：第一中间层；
所述第一中间层连接于所述第一芯片的衬底表面，所述第一光疏介质层连接于所述第一中间层，所述第一光疏介质层与所述第一中间层的连接面的形态与所述第一界面的形态基本一致。
15.根据权利要求8所述的安全芯片，其特征在于，所述第一光疏介质层和所述第一光密介质层位于所述第一芯片的衬底中，且所述第一光疏介质层接近于所述第一芯片中的电路区域。
16.根据权利要求8所述的安全芯片，其特征在于，所述第一光密介质层的材料为硅，所述第一光疏介质层的材料为二氧化硅；或者，
所述第一光密介质层的材料为金属，所述第一光疏介质层的材料为氮化硅、氧氮化硅、碳氮化硅中的任意一种。
17.根据权利要求1至3中任一项所述的安全芯片，其特征在于，所述安全芯片还包括：第二光阻挡层，
所述第二光阻挡层靠近于所述第二芯片中的电路区域，用于将来自外部并朝向所述第二芯片中的电路区域照射的第二光信号进行全反射和/或散射。
18.根据权利要求17所述的安全芯片，其特征在于，所述第二光阻挡层包括：第二光疏介质层和第二光密介质层，所述第二光密介质层连接于所述第二光疏介质层；
其中，所述第二光密介质层用于接收所述第二光信号，并将所述第二光信号传输至所述第二光密介质层与所述第二光疏介质层之间的第二界面；
所述第二界面为粗糙度大于预设阈值的粗糙面，用于将来自外部并朝向所述第二芯片中的电路区域照射的所述第二光信号进行全反射和/或散射。
19.根据权利要求18所述的安全芯片，其特征在于，所述第二界面的粗糙度大于20nm。
20.根据权利要求18所述的安全芯片，其特征在于，所述第二界面上形成有尖刺状结构或者孔状结构，所述尖刺状结构由金字塔形凸起或倒金字塔形凹坑形成。
21.根据权利要求18所述的安全芯片，其特征在于，所述第二光疏介质层连接于所述第二芯片的衬底表面。
22.根据权利要求21所述的安全芯片，其特征在于，所述第二界面的形态与所述第二芯片的衬底表面的形态基本一致。
23.根据权利要求21所述的安全芯片，其特征在于，所述第二界面的粗糙度大于所述第二芯片的衬底表面的粗糙度。
24.根据权利要求18所述的安全芯片，其特征在于，所述安全芯片还包括：第二中间层；
所述第二中间层连接于所述第二芯片的衬底表面，所述第二光疏介质层连接于所述第二中间层，所述第二光疏介质层与所述第二中间层的连接面的形态与所述第二界面的形态基本一致。
25.根据权利要求18所述的安全芯片，其特征在于，所述第二光疏介质层和所述第二光密介质层位于所述第二芯片的衬底中，且所述第二光疏介质层接近于所述第二芯片中的电路区域。
26.根据权利要求18所述的安全芯片，其特征在于，所述第二光密介质层的材料为硅，所述第二光疏介质层的材料为二氧化硅；或者，
所述第二光密介质层的材料为金属，所述第二光疏介质层的材料为氮化硅、氧氮化硅、碳氮化硅中的任意一种。
27.根据权利要求1至3中任一项所述的安全芯片，其特征在于，所述安全芯片还包括：焊盘；
所述焊盘位于所述安全芯片的一侧，靠近于所述第一芯片，与所述第一芯片电连接；或者，
所述焊盘位于所述安全芯片的另一侧，靠近于所述第二芯片，与所述第二芯片电连接。
28.根据权利要求1至3中任一项所述的安全芯片，其特征在于，所述第一芯片和所述第二芯片分别为逻辑芯片和存储芯片。
29.一种电子设备，其特征在于，包括：
权利要求1至28中任一项所述的安全芯片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202020455250.5U CN211929489U (zh) | 2020-03-31 | 2020-03-31 | 安全芯片和电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202020455250.5U CN211929489U (zh) | 2020-03-31 | 2020-03-31 | 安全芯片和电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN211929489U true CN211929489U (zh) | 2020-11-13 |
Family
ID=73349017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202020455250.5U Active CN211929489U (zh) | 2020-03-31 | 2020-03-31 | 安全芯片和电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN211929489U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024118520A1 (en) * | 2022-12-02 | 2024-06-06 | Adeia Semiconductor Bonding Technologies Inc. | Bonded structure with security die |
-
2020
- 2020-03-31 CN CN202020455250.5U patent/CN211929489U/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024118520A1 (en) * | 2022-12-02 | 2024-06-06 | Adeia Semiconductor Bonding Technologies Inc. | Bonded structure with security die |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |