CN211905587U - 芯片测试电路 - Google Patents

Abstract

本申请实施例提供了一种芯片测试电路，芯片测试电路包括：现场可编程逻辑门阵列FPGA、判断单元以及多个信号控制单元，FPGA分别与判断单元以及多个信号控制单元电连接，判断单元与多个信号控制单元电连接；多个信号控制单元中的每个信号控制单元均用于在FPGA的控制下为待测芯片供电以及从待测芯片获取待测电信号；判断单元用于接收多个信号控制单元中每个信号控制单元的电路检测电信号，并对其是否处在正常范围进行判断。本申请实施例提供的芯片测试电路可以在为多个待测芯片供电时，同时从多个待测芯片获取待测电信号，从而可以对多个待测芯片同时进行测试，与现有技术相比，负载待测芯片的能力较强，且测试效率较高。

Description

芯片测试电路

技术领域

本申请涉及电子技术领域，具体而言，涉及一种芯片测试电路。

背景技术

随着芯片集成度越来越高，性能越来越复杂，对芯片进行测试的集成电路测试设备的需求也日趋旺盛。

现有的用于对芯片进行测试的集成电路测试设备通常存在负载能力弱的问题，导致一次性能够测试的芯片数量较少，使得测试效率变低。

实用新型内容

有鉴于此，本申请提供了一种芯片测试电路，用以改善现有技术负载能力弱、测试效率低的问题。

为实现上述目的，本申请提供如下技术方案：

第一方面，本申请实施例提供了一种芯片测试电路，所述芯片测试电路包括：现场可编程逻辑门阵列FPGA、判断单元以及多个信号控制单元，所述FPGA分别与所述判断单元以及所述多个信号控制单元电连接，所述判断单元与所述多个信号控制单元电连接；所述多个信号控制单元中的每个信号控制单元均用于在所述FPGA的控制下为待测芯片供电以及从所述待测芯片获取待测电信号；所述判断单元用于接收所述多个信号控制单元中每个信号控制单元的电路检测电信号，判断多个所述电路检测电信号是否处在正常的范围内，并将对应的判断结果发送给所述FPGA。

在上述的实施方式中，多个信号控制单元中的每个信号控制单元的输出端均可以连接至少一个待测芯片，则多个信号控制单元便可以同时连接多个待测芯片。本申请实施例提供的芯片测试电路可以在为多个待测芯片供电时，同时从多个待测芯片获取待测电信号，从而可以对多个待测芯片同时进行测试，与现有技术相比，负载待测芯片的能力较强，且测试效率较高。

可选地，上述的芯片测试电路中，每个所述信号控制单元均包括电源转换电路、电源管理单元PMU以及多个芯片测量子电路；所述电源转换电路分别与所述FPGA以及PMU电连接，所述PMU与所述多个芯片测量子电路中的每个芯片测量子电路电连接，所述每个芯片测量子电路的远离所述PMU的一端用于与所述待测芯片电连接。

在上述的实施方式中，电源转换电路在为FPGA、PMU共同供电的同时，还可以将FPGA的控制指令传递到PMU，并且将PMU从待测芯片接收到的测量信号传递到FPGA。每个PMU还可以与多个芯片测量子电路连接，每个芯片测量子电路的远离PMU的一端均可以与待测芯片电连接，使得多个信号控制单元中的每个信号控制单元均可以连接多个待测芯片，从而进一步提高了负载待测芯片的能力，并且提高了测试效率。

可选地，上述的芯片测试电路中，每个所述信号控制单元均还包括波形比对单元，所述波形比对单元包括第一AD转换电路、第二AD转换电路以及DA转换电路；所述第一AD转换电路的输入端与所述PMU电连接，所述第一AD转换电路的输出端与所述FPGA电连接；所述第二AD转换电路的输入端与所述PMU电连接，所述第二AD转换电路的输出端与所述FPGA电连接；所述DA转换电路的输入端与所述FPGA电连接，所述DA转换电路的输出端分别与所述第一AD转换电路的输入端以及第二AD转换电路的输入端电连接。

在上述的实施方式中，两路AD电路用于获取反映待测芯片的实际运行状态的实际波形信号，并把波形信号进行模数转换后传递到FPGA；DA电路则可以从FPGA获得表征理想状态的预设波形信号，并且把预设波形信号经数模转换后作为实际波形信号的比对基准。

可选地，上述的芯片测试电路中，所述多个芯片测量子电路中的每个芯片测量子电路均包括供电次子电路和信号测量次子电路；所述供电次子电路的输入端与所述PMU电连接，所述供电次子电路的输出端与所述待测芯片电连接，所述供电次子电路用于为所述待测芯片供电；所述信号测量次子电路的输入端与所述待测芯片电连接，所述信号测量次子电路的输出端与所述PMU电连接，所述信号测量次子电路用于从所述待测芯片获得待测电信号。

在上述的实施方式中，供电次子电路用于将PMU发出的电能传递到待测芯片，从而为待测芯片供电，信号测量次子电路用于获取待测芯片发出的待测电信号，并且把待测电信号传递至PMU。

可选地，上述的芯片测试电路中，所述供电次子电路包括第一MOS管、第一范围选择单元、高压运算放大器以及第一继电器开关；所述第一MOS管、第一范围选择单元、高压运算放大器以及第一继电器开关顺次连接，且所述第一MOS管的输入端与所述PMU连接，所述第一继电器开关的远离所述高压运算放大器的一端与所述待测芯片电连接。

可选地，上述的芯片测试电路中，所述信号测量次子电路包括第二继电器开关、高精度运算放大器、第二范围选择单元以及第二MOS管；所述第二继电器开关、高精度运算放大器、第二范围选择单元以及第二MOS管顺次连接，且所述第二继电器开关的远离所述高精度运算放大器的一端与所述待测芯片电连接，所述第二MOS管的输出端与所述PMU电连接。

可选地，上述的芯片测试电路中，所述判断单元包括自检电压芯片，所述自检电压芯片的输入端与所述信号控制单元的输出端口电连接，所述自检电压芯片的输出端与所述FPGA电连接；其中，所述输出端口用于连接待测芯片。

在上述的实施方式中，判断单元可以包括自检电压芯片，该自检电压芯片的输入端可以与信号控制单元的与待测芯片连接的输出端口连接，从而测试信号控制单元的输出端口以及与输出端口连接的电路的工作电压是否处在正常的范围内。

可选地，上述的芯片测试电路中，所述自检电压芯片为MAX1494CCJ芯片。

在上述的实施方式中，自检电压芯片可以为MAX1494CCJ芯片，也可以为其他型号的芯片，自检电压芯片的具体芯片类型不应该理解为是对本申请的限制。

可选地，上述的芯片测试电路中，所述判断单元包括自检电流电路，所述自检电流电路包括多路控制开关，所述多路控制开关的输入端与所述FPGA电连接，所述多路控制开关的多个输出端用于与所述信号控制单元的输出端口电连接，其中，所述输出端口用于连接待测芯片。

在上述的实施方式中，判断单元可以包括自检电流电路，该自检电流电路的输入端可以与信号控制单元的与待测芯片连接的输出端口连接，从而测试信号控制单元的输出端口以及与输出端口连接的电路的工作电流是否处在正常的范围内。

可选地，上述的芯片测试电路中，所述PMU为AD5522JSVD。

在上述的实施方式中，PMU可以为AD5522JSVD，也可以为其他型号的芯片，PMU的具体芯片类型不应该理解为是对本申请的限制。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1是本申请实施例提供的芯片测试电路的电路示意图；

图2是图1中芯片测量子电路的具体电路的电路示意图；

图3是自检电压芯片的电路示意图；

图4是自检电流电路的电路示意图。

图标：芯片测试电路100；FPGA 110；判断单元120；自检电压芯片121；自检电流电路122；信号控制单元130；电源转换电路131；PMU 132；芯片测量子电路133；供电次子电路1331；第一MOS管13311；第一范围选择单元13312；高压运算放大器13313；第一继电器开关13314；信号测量次子电路1332；第二继电器开关13321；高精度运算放大器13322；第二范围选择单元13323；第二MOS管13324；波形比对单元140；第一AD转换电路141；第二AD转换电路142；DA转换电路143；能源单元150。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

实施例

请参见图1，本申请实施例提供的芯片测试电路100包括：现场可编程逻辑门阵列(Field programmable gate array，简称FPGA)110、判断单元120以及多个信号控制单元130，FPGA 110分别与所述判断单元120以及所述多个信号控制单元130电连接，所述判断单元120与所述多个信号控制单元130电连接。

所述多个信号控制单元130中的每个信号控制单元130均用于在所述FPGA 110的控制下为待测芯片供电以及从所述待测芯片获取待测电信号。

请参见图1，每个信号控制单元130均包括电源转换电路131、电源管理单元(PowerManagement Unit，简称PMU)132以及多个芯片测量子电路133。

电源转换电路131分别与FPGA 110以及PMU 132电连接。电源转换电路131可以为FXMA108BQX。

PMU 132与多个芯片测量子电路133中的每个芯片测量子电路133电连接，每个芯片测量子电路133的远离PMU 132的一端用于与待测芯片电连接；PMU 132为AD5522JSVD。

请参见图1，对于每个信号控制单元130，多个芯片测量子电路133具体可以为四个芯片测量子电路133。信号控制单元130的数量具体可以为八个，因此，本申请实施例提供的芯片测试电路100具体可以包括32路芯片测量子电路133，每一路芯片测量子电路133均可以作为一路通道。

32路芯片测量子电路133中的每一路可以各连接一个待测芯片，并且32路芯片测量子电路133中的每一路均可以既向待测芯片供电，又获取待测芯片的待测试电信号。

可选地，对于某一待测芯片，若向待测芯片供电所需连接的待测芯片的端口与待测芯片输出待测试电信号的端口为同一端口，则本申请实施例提供的芯片测试电路100可以通过同一路芯片测量子电路133既供电，又获取待测试电信号。

对于某一待测芯片，若向待测芯片供电所要连接的待测芯片的端口与待测芯片输出待测试电信号的端口不为同一端口，则本申请实施例提供的芯片测试电路100需通过不同的两路分别供电以及获取待测试电信号。

在32路芯片测量子电路133中，可以有16路实现Capture功能，Capture功能为从待测芯片获取反映待测芯片实际运行状态的实际波形信号，并将其与预先设置的理想波形信号比对，从而调节对待测芯片供电的电能的功能。第一AD转换电路141以及第二AD转换电路142这两路AD转换电路的存在，决定了每四路芯片测量子电路133中会有两路芯片测量子电路133可以实现Capture功能。可选地，实现Capture功能可以为偶数序号的芯片测量子电路133。

在32路芯片测量子电路133中，可以有8路实现任意波形发生器(AWG)功能，AWG功能为发出方波或三角波的功能，受FPGA110的硬件资源限制，每四路芯片测量子电路133中会有一路芯片测量子电路133可以实现AWG功能，实现AWG功能的芯片测量子电路133可以为四路芯片测量子电路133中的任意一路。

在32路芯片测量子电路133中，可以有2路实现ATMU功能，ATMU功能为对待测芯片的时间进行采样测试的功能。实现ATMU功能的芯片测量子电路133的数量与FPGA 110外挂的时间测量单元相同。

多个芯片测量子电路133中的每个芯片测量子电路133均包括供电次子电路1331和信号测量次子电路1332。供电次子电路1331的输入端与PMU 132电连接，供电次子电路1331的输出端与待测芯片电连接，供电次子电路1331用于为待测芯片供电，供电范围可以为+-60V电压，+-200mA电流。

信号测量次子电路1332的输入端与待测芯片电连接，信号测量次子电路1332的输出端与PMU 132电连接，信号测量次子电路1332用于从待测芯片获得待测电信号。

详情请参见图2，供电次子电路1331可以包括第一MOS管13311、第一范围选择单元13312、高压运算放大器13313以及第一继电器开关13314；第一MOS管13311、第一范围选择单元13312、高压运算放大器13313以及第一继电器开关13314顺次连接，且第一MOS管13311的输入端与PMU 132连接，第一继电器开关13314的远离高压运算放大器13313的一端与待测芯片电连接。高压运算放大器13313可以为PA90。

详情请参见图2，信号测量次子电路1332可以包括第二继电器开关13321、高精度运算放大器13322、第二范围选择单元13323以及第二MOS管13324；第二继电器开关13321、高精度运算放大器13322、第二范围选择单元13323以及第二MOS管13324顺次连接，且第二继电器开关13321的远离高精度运算放大器13322的一端与待测芯片电连接，第二MOS管13324的输出端与PMU 132电连接。第一MOS管13311以及第二MOS管13324均可以为双通道精密JFET放大器，型号为AD8512BR。高精度运算放大器13322可以为LTC6091HUFE。

请参见图1，每个信号控制单元130均还包括波形比对单元140，波形比对单元140包括第一AD转换电路141、第二AD转换电路142以及DA转换电路143。

第一AD转换电路141的输入端与PMU 132电连接，第一AD转换电路141的输出端与FPGA 110电连接。第二AD转换电路142的输入端与PMU 132电连接，第二AD转换电路142的输出端与FPGA 110电连接。DA转换电路143的输入端与FPGA 110电连接，DA转换电路143的输出端分别与第一AD转换电路141的输入端以及第二AD转换电路142的输入端电连接。

判断单元120用于接收多个信号控制单元130中每个信号控制单元130的电路检测电信号，并判断多个所述电路检测电信号是否处在正常的范围内，并将对应的判断结果发送给所述FPGA 110，从而实现整个芯片测试电路100的多种功能的自检以及内部校准。

请参见图3，判断单元120可以包括自检电压芯片121，所述自检电压芯片121的输入端与所述信号控制单元130的输出端口电连接，所述自检电压芯片121的输出端与所述FPGA 110电连接；其中，所述输出端口用于连接待测芯片。所述自检电压芯片121可以为MAX1494CCJ芯片。可选地，不同的TV端口分别与信号控制单元130的不同的输出端口电连接。自检电压芯片121可通过软件驱动将开关连接到不同的TV端口，然后再经过MAX1494CCJ芯片将信号转换后与FPGA 110通讯，从而实现电压的自检。

请参见图4，判断单元120还可以包括自检电流电路122，所述自检电流电路122包括多路控制开关，所述多路控制开关的输入端与所述FPGA 110电连接，所述多路控制开关的多个输出端用于与所述信号控制单元130的输出端口电连接，其中，所述输出端口用于连接待测芯片。具体地，请参见图4，不同的R端分别与信号控制单元130的不同的输出端口电连接。自检信号Check_I可以接入自检模块(图未示)，通过软件驱动的方式选择不同的R端，然后通过采样将R端输出信号与FPGA 110通讯完成电流的自检。

可选地，本申请实施例提供的芯片测试电路100还包括能源单元150，能源单元150可以为上述芯片测试电路100中的各个元件供电，具体地，能源单元150可以把外部输入的48V电源转换成多路不同电压，从而为各个元件供电。

本申请实施例提供的芯片测试电路100的工作原理为：

电源转换电路131通过多根信号线与FPGA 110电连接，电源转换电路131可以通过多根信号线中的一根为FPGA 110供电，通过其他信号线与FPGA 110进行数据传输；电源转换电路131也通过多根信号线与PMU 132电连接，电源转换电路131可以通过多根信号线中的一根为PMU 132供电，通过其他信号线与PMU 132进行数据传输。可选地，电源转换电路131可以将FPGA 110的控制指令传递到PMU 132，并且将PMU 132从待测芯片接收到的测量信号传递到FPGA 110。

PMU 132可以接收用户通过FPGA 110触发的控制信号，并根据控制信号，通过每个芯片测量子电路133中的供电次子电路1331为对应的待测芯片供电，待测芯片发出的待测电信号(例如电压信号或电流信号)也可以经对应的芯片测量子电路133中的信号测量次子电路1332传递到PMU 132，由PMU 132经电源转换电路131传递到FPGA 110，由FPGA 110发送给显示器，由显示器呈现出来。

待测芯片还可以发出反映待测芯片的实际运行状态的实际波形信号，该实际波形信号也可以经信号测量次子电路1332传递到PMU 132，由PMU 132经第一AD转换电路141、第二AD转换电路142直接传递到FPGA110。FPGA 110还可以通过DA电路传递表征理想状态的预设波形信号，把预设波形信号经数模转换后作为实际波形信号的比对基准。

供电信号在供电次子电路1331的具体传递过程如下：

供电信号经第一MOS管13311放大后，由第一范围选择单元13312进行与供电信号匹配的电信号档位的选择，然后再次经高压运算放大器13313放大后，通过闭合的第一继电器开关13314传递给待测芯片，从而实现对待测芯片的供电。

待测电信号或实际波形信号在信号测量次子电路1332的具体传递过程如下：

待测芯片发出的待测电信号或实际波形信号经闭合的第二继电器开关13321传递给高精度运算放大器13322进行放大，然后由第二范围选择单元13323进行与放大后的待测电信号或实际波形信号的档位的选择，随后再次经第二MOS管13324放大后，传递到PMU132。

判断单元120可以通过自检电压芯片121测试信号控制单元130的输出端口以及与输出端口连接的电路的工作电压是否处在正常的范围内。

判断单元120还可以通过自检电流电路122测试信号控制单元130的输出端口以及与输出端口连接的电路的工作电流是否处在正常的范围内。

本申请实施例提供的芯片测试电路100可以完成对超大规模集成电路的供电，还可以进行静态直流参数测试、动态直流参数测试。芯片测试电路100的高集成度带来了更多的通道数量，更多的功能资源。丰富的功能资源可以提高并行测试的数量，从而提高测试效率。

为使本申请实施例的目的、技术方案和优点更加清楚，上面结合本申请实施例中的附图，对本申请实施例中的技术方案进行了清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以上对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应理解，上文中举例的各种参数仅是示例性的，具体参考可以根据实际使用场景进行灵活调整，本申请实施例并不限于此。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本申请的描述中，需要说明的是，术语“上”、“内”、等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

Claims (10)

1.一种芯片测试电路，其特征在于，所述芯片测试电路包括：现场可编程逻辑门阵列FPGA、判断单元以及多个信号控制单元，所述FPGA分别与所述判断单元以及所述多个信号控制单元电连接，所述判断单元与所述多个信号控制单元电连接；

所述多个信号控制单元中的每个信号控制单元均用于在所述FPGA的控制下为待测芯片供电以及从所述待测芯片获取待测电信号；

所述判断单元用于接收所述多个信号控制单元中每个信号控制单元的电路检测电信号，判断多个所述电路检测电信号是否处在正常的范围内，并将对应的判断结果发送给所述FPGA。

2.根据权利要求1所述的芯片测试电路，其特征在于：每个所述信号控制单元均包括电源转换电路、电源管理单元PMU以及多个芯片测量子电路；

所述电源转换电路分别与所述FPGA以及PMU电连接，所述PMU与所述多个芯片测量子电路中的每个芯片测量子电路电连接，所述每个芯片测量子电路的远离所述PMU的一端用于与所述待测芯片电连接。

3.根据权利要求2所述的芯片测试电路，其特征在于：每个所述信号控制单元均还包括波形比对单元，所述波形比对单元包括第一AD转换电路、第二AD转换电路以及DA转换电路；

所述第一AD转换电路的输入端与所述PMU电连接，所述第一AD转换电路的输出端与所述FPGA电连接；

所述第二AD转换电路的输入端与所述PMU电连接，所述第二AD转换电路的输出端与所述FPGA电连接；

所述DA转换电路的输入端与所述FPGA电连接，所述DA转换电路的输出端分别与所述第一AD转换电路的输入端以及第二AD转换电路的输入端电连接。

4.根据权利要求2所述的芯片测试电路，其特征在于：所述多个芯片测量子电路中的每个芯片测量子电路均包括供电次子电路；

所述供电次子电路的输入端与所述PMU电连接，所述供电次子电路的输出端与所述待测芯片电连接，所述供电次子电路用于为所述待测芯片供电。

5.根据权利要求4所述的芯片测试电路，其特征在于：所述供电次子电路包括第一MOS管、第一范围选择单元、高压运算放大器以及第一继电器开关；

所述第一MOS管、第一范围选择单元、高压运算放大器以及第一继电器开关顺次连接，且所述第一MOS管的输入端与所述PMU连接，所述第一继电器开关的远离所述高压运算放大器的一端与所述待测芯片电连接。

6.根据权利要求2所述的芯片测试电路，其特征在于：所述多个芯片测量子电路中的每个芯片测量子电路均包括信号测量次子电路；

所述信号测量次子电路的输入端与所述待测芯片电连接，所述信号测量次子电路的输出端与所述PMU电连接，所述信号测量次子电路用于从所述待测芯片获得待测电信号。

7.根据权利要求6所述的芯片测试电路，其特征在于：所述信号测量次子电路包括第二继电器开关、高精度运算放大器、第二范围选择单元以及第二MOS管；

所述第二继电器开关、高精度运算放大器、第二范围选择单元以及第二MOS管顺次连接，且所述第二继电器开关的远离所述高精度运算放大器的一端与所述待测芯片电连接，所述第二MOS管的输出端与所述PMU电连接。

8.根据权利要求1所述的芯片测试电路，其特征在于：所述判断单元包括自检电压芯片，所述自检电压芯片的输入端与所述信号控制单元的输出端口电连接，所述自检电压芯片的输出端与所述FPGA电连接；其中，所述输出端口用于连接待测芯片。

9.根据权利要求8所述的芯片测试电路，其特征在于：所述自检电压芯片为MAX1494CCJ芯片。

10.根据权利要求1所述的芯片测试电路，其特征在于：所述判断单元包括自检电流电路，所述自检电流电路包括多路控制开关，所述多路控制开关的输入端与所述FPGA电连接，所述多路控制开关的多个输出端用于与所述信号控制单元的输出端口电连接，其中，所述输出端口用于连接待测芯片。

Images