CN211789027U - 高电子迁移率晶体管 - Google Patents

Abstract

本实用新型一方面公开了一种高电子迁移率晶体管，包括：位于半导体衬底上的沟道层；位于沟道层上的势垒层，势垒层与沟道层形成异质结；位于势垒上的源极电极和漏极电极；以及位于势垒层上的栅叠层，该栅叠层位于源极电极和漏极电极之间，其中，该栅叠层包括在势垒层上依次堆叠的P型半导体层、绝缘层和栅极金属。由此能有效降低栅极的漏电流，提高阈值电压，拓展栅极的工作电压范围，整体提高了高电子迁移率晶体管的操作性能。

Description

高电子迁移率晶体管

技术领域

本实用新型涉及电子技术领域，具体涉及一种高电子迁移率晶体管。

背景技术

以氮化镓(GaN)为代表宽禁带半导体材料相对硅(Si)有更宽的禁带宽度、更高的临界击穿场强、更大的最大饱和漂移速率等特点，因此使用氮化镓制成的电子电力器件速度更快、能耗更低、同样击穿电压情况下通态电阻更小，且更能适用于高温高辐射等极端工作环境。同时氮化镓材料与氮化铝镓(AlGaN)等材料接触时会形成具有高浓度(>10¹³cm^-2)和高迁移率(>2000cm²/V·s)的二维电子气(2DEG)，非常适合制备功率开关器件。

AlGaN/GaN异质结高电子迁移率晶体管(HEMT，High Electron MobilityTransistor)的理论输出功率密度可以达到10～20W/mm，几乎比GaAs(砷化镓)HEMT器件与基于硅的横向扩散金属氧化物半导体(LDMOS，Transverse diffusion metal oxidesemiconductor)器件的输出功率密度高出一个数量级。如此高的输出功率密度，除了可以实现高输出功率外，在相同的输出功率条件下，AlGaN/GaN高电子迁移率晶体管能有效降低器件尺寸，降低成本，增加器件阻抗，而获得更大带宽。此外，高击穿电压也使得AlGaN/GaN高电子迁移率晶体管在无线基站应用时，可以简化，甚至省略供电转换电路，从而提升电压转化效率。因此，基于AlGaN/GaN高电子迁移率晶体管的功率放大器(PA，Power Amplifier)特别适合无线基站的应用。

其中，使用P型氮化镓(P-GaN)作为栅极耗尽二维电子气制成增强型器件(E-modeHEMT)是目前业内研究及产业化的热点。但此结构器件栅极金属与P型氮化镓(P-GaN)形成的是肖特基结，存在栅极漏电大、单向导通且正向导通压降小等特征，严重限制了产品的适用范围。

实用新型内容

为解决现有技术存在的问题，本实用新型通过优化器件结构，在栅极金属与P型氮化镓(P-GaN)层之间形成一绝缘层，使栅极中的肖特基结变为金属-绝缘层-半导体(MIS，Metal-Insulator-Semiconductor) 结构。可在一定程度上规避肖特基结固有的漏电大、正向压降小等特征，有效降低栅极的漏电流，提高阈值电压，改善器件栅极的工作范围。

本实用新型提供了一种高电子迁移率晶体管，其包括：

位于半导体衬底上的沟道层；

位于所述沟道层上的势垒层，所述势垒层与所述沟道层形成异质结；

位于所述势垒上的源极电极和漏极电极；以及

位于所述势垒层上的栅叠层，所述栅叠层位于所述源极电极和所述漏极电极之间，

其中，所述栅叠层包括在所述势垒层上依次堆叠的P型半导体层、绝缘层和栅极金属。

优选地，所述高电子迁移率晶体管还包括：

位于所述势垒层上的第一介质层，其中，所述源极电极形成于所述第一介质层上，所述漏极电极形成于所述第一介质层上，所述P型半导体层位于所述势垒层与所述第一介质层之间。

优选地，所述源极电极具有贯穿所述第一介质层靠近所述势垒层设置的源极底面、背离所述势垒层的源极顶面以及接触所述第一介质层的源极侧面，

所述漏极电极具有贯穿所述第一介质层靠近所述势垒层设置的漏极底面、背离所述势垒层的漏极顶面以及接触所述第一介质层的漏极侧面。

优选地，所述高电子迁移率晶体管还包括：

位于所述第一介质层上的第二介质层，其部分覆盖所述源极电极和所述漏极电极及所述第一介质层的至少部分上表面，与所述绝缘层背离所述栅极金属的表面相接触。

优选地，所述第二介质层中间区域具有贯穿至所述P型半导体层的栅极接触孔，所述栅叠层覆盖所述栅极接触孔。

优选地，所述绝缘层贴合于所述栅极接触孔侧壁和底部表面设置，底部与所述P型半导体层相接触，和/或所述绝缘层的顶部延伸至所述第二介质层上表面的部分区域。

优选地，形成的所述栅极接触孔的底面宽度小于所述P型半导体层的宽度。

优选地，所述沟道层靠近所述势垒层的表层形成有二维电子气。

优选地，所述栅极金属顶部形成有凹槽。

优选地，所述栅极金属顶部形成有凹槽，且所述凹槽的深度小于所述栅极接触孔的深度。

优选地，所述高电子迁移率晶体管处于常闭状态，当施加到所述栅叠层的电压达到阈值电压时所述高电子迁移率晶体管进入开启状态。

优选地，所述沟道层为未掺杂的或非故意掺杂的氮化镓层，和/或所述势垒层为未掺杂的氮化铝镓层。

优选地，所述势垒层还包括单层或多层氮化铝层。

优选地，所述P型半导体层为P型氮化镓层。

优选地，所述沟道层对应所述P型半导体层垂直方向上的区域未形成所述二维电子气。

优选地，所述绝缘层的厚度为1-20nm。

优选地，所述高电子迁移率晶体管为增强型高电子迁移率晶体管。

本实用新型的有益效果是：

本实用新型提供的高电子迁移率晶体管通过在栅极金属与P型氮化镓(P-GaN)层之间形成绝缘层，将原来的栅极金属与P型氮化镓 (P-GaN)之间形成的肖特基结变成了MIS结构，能有效降低栅极的漏电流。同时通过控制P型氮化镓(P-GaN)层的掺杂浓度，有效降低栅极对应下方区域的二维电子气(2DEG，Dimensional Electron Gas) 浓度，进一步确保高电子迁移率晶体管处于常闭状态，且栅极达到阈值电压时该高电子迁移率晶体管能够开启，有效拓展栅极的工作电压范围，提高阈值电压。

本实用新型提供的高电子迁移率晶体管其栅极截面呈T形，这样其栅极顶部具有的凹槽，有效拓展了拓展了栅极金属的上部宽度，可以降低栅极的电阻，同时也减少了叠加电容的产生，提高了高电子迁移率晶体管的操作性能，更有利于实际应用。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚。

图1示出根据本实用新型实施例提供的高电子迁移率晶体管的立体结构图；

图2示出根据本实用新型实施例提供的高电子迁移率晶体管的结构截面示意示意图；

图3示出根据本实用新型实施例提供的高电子迁移率晶体管制造方法的流程图；

图4至图11示出根据本实用新型实施例提供的高电子迁移率晶体管在各个制备阶段的剖视示意图。

具体实施方式

以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本实用新型的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。

除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、 HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、 W、和所述各种导电材料的组合。栅极导体不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极导体的材料。

下面，参照附图对本实用新型进行详细说明。

图1和图2分别示出根据本实用新型实施例提供的高电子迁移率晶体管的立体结构图和其结构的截面示意示意图。本实用新型一方面提供了一种高电子迁移率晶体管，如图所示，高电子迁移率晶体管100包括：半导体衬底101、沟道层102、势垒层103、P型半导体层105，第一介质层106、金属层107、第二介质层108、绝缘层109以及位于绝缘层109 上的栅极金属110，其中，势垒层103与沟道层102形成异质结，金属层107包括形成于第一介质层106两侧的源极电极1071和漏极电极 1072，P型半导体层105位于源极电极1071和漏极电极1072之间，该高电子迁移率晶体管100包括由势垒层103上依次堆叠的P型半层体层 105、绝缘层109和栅极金属110形成的MIS (Metal-Insulator-Semiconductor，金属-绝缘层-半导体)结构的栅叠层，这样能有效降低栅极的漏电流。

可选的，半导体衬底101为硅衬底、蓝宝石衬底和碳化硅衬底中的一种，在本实施例中例如为重掺杂的硅衬底。

在本实施例中，第一介质层106位于部分势垒层103和P型半导体层105上，其中，源极电极1071具有贯穿第一介质层106靠近势垒层 103设置的源极底面、背离势垒层103的源极顶面及接触第一介质层106 的源极侧面，而漏极电极1072具有贯穿第一介质层106靠近势垒层103 设置的漏极底面、背离势垒层103的漏极顶面及接触第一介质层106的漏极侧面，即第一介质层106接触此源极侧面和此漏极侧面。第二介质层108覆盖上述源极顶面和漏极顶面以及第一介质层106上表面的一部分，与绝缘层109背离栅极金属110的表面相接触。进一步的，第二介质层108的中间区域具有贯穿至P型半导体层105的栅极接触孔，绝缘层109贴合于栅极接触孔的侧壁和底部表面设置，其顶部延伸至第二介质层108上表面的部分区域，其底部与P型半导体层105相接触，进一步的，该栅极接触孔的底面宽度小于P型半导体层105的宽度。

进一步的，P型半导体层105位于势垒层103上表面的中心区域，P 型半导体层105与下方势垒层103形成欧姆接触的PN结，势垒层103 上除与电极接触部分外的其他区域与第一介质层106相接触，势垒层103 的禁带宽度大于P型半导体层105的禁带宽度。可选的，第一介质层106 的材质例如为氮化硅、二氧化硅或其他具有绝缘特性的介质，第二介质层108的材质例如为氮化硅、二氧化硅或其他具有绝缘特性的介质，其中，第二介质层108用于对高电子迁移率晶体管100进行表面钝化，同时隔离金属层107和栅极金属110，从而降低高电子迁移率晶体管100 表面电子陷阱密度，抑制电流崩塌。

进一步的，在图2所示的高电子迁移率晶体管100中，在被分离的源极电极1071和漏极电极1072之间的第一介质层106上，形成有例如由P型氮化镓(P-GaN)构成的P型半导体层105，在该P型半导体层105 上依次形成有绝缘层109和栅极金属110，这样P型半层体层105、绝缘层109和栅极金属110就形成MIS结构的栅叠层，在沟道层102靠近势垒层103的表层形成有高浓度、高迁移率的二维电子气(2DEG)层104，其中，沟道层102对应P型半导体层105垂直方向上的区域未形成二维电子气(2DEG)层104，这样确保了高电子迁移率晶体管能处于常闭状态，且栅极达到阈值电压时该高电子迁移率晶体管能够开启。具体的，沟道层102的材质为未掺杂的或非故意掺杂的氮化镓，势垒层 103的材质为未掺杂的氮化铝镓，用于配合沟道层102，并在沟道层102 与势垒层103相接区域通过极化作用产生二维电子气(2DEG)，从而导通电流。P型半导体层105的材质为P型氮化镓，进一步的，在P型氮化镓中还存在有选自镁、钙、碳或者组合中的任一种P型掺杂剂，在本实施例中，该P型掺杂剂例如为掺杂镁(Mg)，通过调节P型氮化镓(P-GaN)层的掺杂浓度(如P型氮化镓层在外延形成的工艺中通过调整掺杂源(如Mg源)的流量以实现掺杂浓度的调整)，这样形成的P型半导体层105中就具有带正电荷的载流子空穴，可耗尽下方的带负电的二维电子气(2DEG)层，进一步确保高电子迁移率晶体管处于常闭状态，且栅极达到阈值电压时该晶体管能够开启，有效拓展栅极的工作电压范围，提高阈值电压。

进一步的，在本实施例的替代实施例中，势垒层103还可以包括有单层或多层氮化铝层，目的是为了进一步增加源极区(即源极电极1071 下方的区域)以及漏极区(即漏极电极1072下方的区域)的二维电子气浓度、降低栅极区域(即，P型半导体层105下方的区域)的二维电子气(2DEG) 浓度，提高电子迁移率，改善晶体管栅极的工作范围。

在本实施例中，绝缘层109贴合于上述栅极接触孔侧壁和底面设置，其顶部延伸在第二介质层108上表面的部分区域，底部与P型半导体层 105相接触，形成栅极金属110与第二介质层108和P型半导体层105 的隔离结构，可有效降低栅极的漏电。进一步的，高电子迁移率晶体管100的栅极金属110截面呈蘑菇状的T形，栅极金属110顶部具有的凹槽，有效拓展了栅极金属的上部宽度，进一步降低栅极的电阻，同时也减少了叠加电容的产生，提高了高电子迁移率晶体管的操作性能。

在本实施例另一种实施方式中，绝缘层109贴合于上述栅极接触孔侧壁和底面设置，底部与P型半导体层105相接触，形成栅极金属110 与第二介质层108和P型半导体层105的隔离结构，绝缘层109只覆盖栅极接触孔内部，不覆盖第二介质层108的上表面。

进一步的，高电子迁移率晶体管100的栅极金属110截面为顶部带有凹槽的矩形形状。

在上述实施例中，栅极金属110顶部凹槽的深度小于该栅极接触孔的深度。可选的，源极电极1071和漏极电极1072中任一电极为合适金属或其他导电材料制成，在本实施例中，电极材质为选自钛、铝或其组合中的一种，进一步的，选择钛作电极材料时，其沉积的厚度为 10nm～100nm，选择铝作电极材料时，其沉积的厚度为10nm～500nm。可选的，栅极金属110材质也为选自钛、铝或其组合中的一种，进一步的，选择钛作电极材料时，其沉积的厚度为10nm～100nm，选择铝作电极材料时，其沉积的厚度为10nm～500nm。可选的，绝缘层109的材质为具有较高禁带宽度(Band gap)、能抑制导电沟道形成的适用材料，例如选自为二氧化硅、氮化硅、氮氧化硅、三氧化二铝、氮化铝、二氧化铪、二氧化钛或二氧化锆中的一种，在本实施例中，绝缘层109的材质例如为二氧化硅。

本实用新型实施例提供的高电子迁移率晶体管通过在栅极金属与P 型GaN层之间形成绝缘层，将现有技术中高电子迁移率晶体管的栅金属与P型GaN之间形成的肖特基结变成了MIS结构，可在一定程度上规避肖特基结固有的漏电大、正向压降小等特征，有效降低栅极的漏电流，提高阈值电压，改善晶体管栅极的工作范围。

图3示出根据本实用新型实施例提供的高电子迁移率晶体管制造方法的流程图，图4至图11示出根据本实用新型实施例提供的高电子迁移率晶体管在各个制备阶段的剖视示意图，下面结合图3至图11进行详细阐述。其中，参考图3，该高电子迁移率晶体管100的制造方法包括：

在步骤S110中，在半导体衬底上依次层叠形成沟道层、势垒层和P 型半导体层。在本实施例中，衬底101例如采用重掺杂的硅衬底，采用金属有机化合物化学气相沉积(MOCVD，Metal-organic Chemical Vapor Deposition)、分子束外延(MBE，Molecular BeamEpitaxy)、等离子体增强化学气相沉积、原子层沉积(ALD，Atomic layer deposition)或溅射作为生长工具，于衬底101上依次层叠生长形成沟道层102、势垒层103 和P型半导体层105，形成的结构剖面如图4所示。其中，沟道层102 采用的材质为故意掺杂或者非故意掺杂氮化镓，势垒层103采用的材质为氮化铝镓，P型半导体层105采用的材质为P型氮化镓，具体的，沟道层102的厚度为0.5um～5um，势垒层103厚度为5nm～30nm，P型半导体层105的厚度为50nm～200nm。

在步骤S120中，在势垒层上形成第一介质层。在本实施例中，通过光刻、刻蚀等工艺选择性去除部分P型氮化镓层，剩余的位于势垒层 103上表面中心区域的P型氮化镓层为作为P型半导体层105，再通过如化学气相沉积(CVD，Chemical Vapor Deposition)工艺在势垒层103 表面沉积形成第一介质层106，形成的第一介质层覆盖P型半导体层105 表面和势垒层103上表面的部分，形成的结构剖面如图5所示。其中，此层介质层可以是二氧化硅、氮化硅或其他具有绝缘特性的介质，在此可选为氮化硅，其沉积厚度为100nm～500nm。

在步骤S130中，在第一介质层上形成源极接触孔和漏极接触孔。本实施例中，在第一介质层106的两侧区域通过光刻、刻蚀等工艺分别形成源极接触孔和漏极接触孔，接触孔内将淀积的第一介质层106刻蚀干净，直至裸露出氮化铝镓势垒层103，如图6所示。

在步骤S140中，在第一介质层上形成源极电极和漏极电极。本实施例中，在第一介质层106上形成的源极接触孔和漏极接触孔内采用物理气相沉积(PVD，Physical VaporDeposition)的溅射或蒸发手段沉积形成金属层107，而后对金属层107实施快速热退火操作，使金属层107 与势垒层103反应，形成良好的欧姆接触。再在金属层107中间区域通过蚀刻工艺蚀刻至裸露出所述第一介质层106表面，分离金属层107以分别形成源极1071和漏极1072，再对其表面进行化学机械平坦化(CMP， Chemical Mechanical Planarization)处理，形成的结构剖面如图7所示。其中，金属层107上表面高于第一介质层106上表面，进一步的，快速热退火的温度为700℃～1000℃，时间为10秒～60秒，金属层107的电极为合适金属或其他导电材料制成，在本实施例中，电极材质为选自钛、铝或其组合中的一种，进一步的，选择钛作电极材料时，其沉积的厚度为10nm～100nm，选择铝作电极材料时，其沉积的厚度为10nm～500nm。

在步骤S150中，在第一介质层上形成第二介质层。本实施例中，通过如化学气相沉积(CVD)工艺在第一介质层106表面沉积形成第二介质层108，此层介质层可以是二氧化硅、氮化硅或其他具有绝缘特性的介质，在此可选为氮化硅，淀积厚度为100nm～500nm，其分别覆盖源极电极1071和漏极电极1072的表面和靠近内侧的侧面以及第一介质层 106上表面的部分，形成结构剖面如图8所示。

在步骤S160中，在第二介质层上蚀刻形成栅极接触孔。本实施例中，在第二介质层108上通过蚀刻工艺选择性地去除部分第二介质层 108，形成贯穿第一介质层106至P型半导体层105的栅极接触孔，其中，该栅极接触孔底面宽度小于P型半导体层105的宽度，形成的结构剖面如图9所示。

在步骤S170中，在第二介质层上形成绝缘层。设置绝缘层可以降低栅极漏电、增大栅极可加电压范围。在本实施例中，通过如原子层沉积(ALD)工艺在第二介质层108表面沉积介质形成绝缘层109，此层介质层可以是二氧化硅、氮化硅、氮氧化硅、三氧化二铝、氮化铝、二氧化铪、二氧化钛、二氧化锆或其他具有绝缘特性的介质，其沉积厚度为1nm～20nm，在本实施例中，绝缘层的厚度相对较薄，其目的是避免后续在加入钝化层之后可能导致的栅极对沟道控制能力降低的风险，实现薄的、均匀的薄膜淀积。绝缘层109贴合于上述栅极接触孔侧壁和底面设置，其顶部延伸在第二介质层108上表面的区域，底部与P型半导体层105相接触，形成的结构剖面如图10所示。

在步骤S180中，在绝缘层上沉积形成栅极金属。在本实施例中，采用物理沉积(PVD，Physical Vapor Deposition)的溅射或蒸发手段在绝缘层109上沉积形成金属层110，金属层110材质为任意合适金属或其他导电材料制成，在本实施例中例如金属层110为选自钛、铝或其组合中的一种，进一步的，材质选自钛，其沉积的厚度为10nm～100nm，材质选自铝，其沉积的厚度为10nm～100nm。进一步的，通过蚀刻工艺选择性地去除两侧部分金属层，以形成栅极金属110。更进一步的，刻蚀110的过程中可将绝缘层109选择性去除掉部分，使绝缘层109保留部分能很好的隔离第二介质层108与栅极金属110，后对蚀刻表面进行化学机械平坦化(CMP，Chemical Mechanical Planarization)处理，形成栅极金属110与第二介质层108和P型半导体层105的隔离结构，形成的结构剖面如图11所示。

此外，在沟道层102靠近势垒层103的表层形成有高浓度、高迁移率的二维电子气(2DEG)层104，如图5～图11所示。其中，在所述P 型半导体层105对应宽度的垂直方向上所述沟道层靠近所述势垒层的表层未形成有所述电子导电层。

沟道层102的材质为未掺杂的或非故意掺杂的氮化镓，势垒层103 的材质为未掺杂的氮化铝镓，用于配合沟道层102并在沟道层102与势垒层103相接区域通过极化作用产生二维电子气(2DEG)，从而导通电流。进一步的，在P型氮化镓中存在故意掺杂的P型杂质镁(Mg)，这样形成的P型氮化镓层105中就具有带正电荷的载流子空穴，可耗尽下方的带负电的二维电子气(2DEG)层，可降低栅极区域(即，P型半导体层105下方的对应区域)的二维电子气(2DEG)浓度，提高电子迁移率，改善器件栅极的工作范围。

进一步的，本实用新型提供的高电子迁移率晶体管的栅极截面呈蘑菇状的T形，栅极顶部具有的凹槽，可以有效拓展了栅极金属上部宽度，进一步降低栅极的电阻，同时也减少了叠加电容的产生，提高了高电子迁移率晶体管的操作性能。

应当说明的是，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。且诸如“内”、“外”、“上”、“下”、“之中”、“之外”之类的相对术语及其类似术语在本文中可用于描述一层与另一区域的相对关系。因此不能理解为对本实用新型的限制。

此外，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本实用新型的保护范围之中。

Claims (17)

1.一种高电子迁移率晶体管，其特征在于，包括：

位于半导体衬底上的沟道层；

位于所述沟道层上的势垒层，所述势垒层与所述沟道层形成异质结；

位于所述势垒上的源极电极和漏极电极；以及

位于所述势垒层上的栅叠层，所述栅叠层位于所述源极电极和所述漏极电极之间，

其中，所述栅叠层包括在所述势垒层上依次堆叠的P型半导体层、绝缘层和栅极金属。

2.根据权利要求1所述的高电子迁移率晶体管，其特征在于，还包括：

位于所述势垒层上的第一介质层，其中，所述源极电极形成于所述第一介质层上，所述漏极电极形成于所述第一介质层上，所述P型半导体层位于所述势垒层与所述第一介质层之间。

3.根据权利要求2所述的高电子迁移率晶体管，其特征在于，所述源极电极具有贯穿所述第一介质层靠近所述势垒层设置的源极底面、背离所述势垒层的源极顶面以及接触所述第一介质层的源极侧面，

所述漏极电极具有贯穿所述第一介质层靠近所述势垒层设置的漏极底面、背离所述势垒层的漏极顶面以及接触所述第一介质层的漏极侧面。

4.根据权利要求2所述的高电子迁移率晶体管，其特征在于，还包括：

位于所述第一介质层上的第二介质层，其部分覆盖所述源极电极和所述漏极电极及所述第一介质层的至少部分上表面，与所述绝缘层背离所述栅极金属的表面相接触。

5.根据权利要求4所述的高电子迁移率晶体管，其特征在于，

所述第二介质层中间区域具有贯穿至所述P型半导体层的栅极接触孔，所述栅叠层覆盖所述栅极接触孔。

6.根据权利要求5所述的高电子迁移率晶体管，其特征在于，所述绝缘层贴合于所述栅极接触孔侧壁和底部表面设置，底部与所述P型半导体层相接触，和/或所述绝缘层的顶部延伸至所述第二介质层上表面的部分区域。

7.根据权利要求5所述的高电子迁移率晶体管，其特征在于，形成的所述栅极接触孔的底面宽度小于所述P型半导体层的宽度。

8.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述沟道层靠近所述势垒层的表层形成有二维电子气。

9.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述栅极金属顶部形成有凹槽。

10.根据权利要求5所述的高电子迁移率晶体管，其特征在于，所述栅极金属顶部形成有凹槽，且所述凹槽的深度小于所述栅极接触孔的深度。

11.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述高电子迁移率晶体管处于常闭状态，当施加到所述栅叠层的电压达到阈值电压时所述高电子迁移率晶体管进入开启状态。

12.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述沟道层为未掺杂的或非故意掺杂的氮化镓层，和/或所述势垒层为未掺杂的氮化铝镓层。

13.根据权利要求12所述的高电子迁移率晶体管，其特征在于，所述势垒层还包括单层或多层氮化铝层。

14.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述P型半导体层为P型氮化镓层。

15.根据权利要求8所述的高电子迁移率晶体管，其特征在于，所述沟道层对应所述P型半导体层垂直方向上的区域未形成所述二维电子气。

16.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述绝缘层的厚度为1-20nm。

17.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述高电子迁移率晶体管为增强型高电子迁移率晶体管。

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