CN211786680U - 一种具有相敏检波功能的数字模块 - Google Patents

Abstract

本实用新型公开了一种具有相敏检波功能的数字模块，包括DSP处理器、FPGA模块、时钟模块、ADC模块、第一DAC模块、第二DAC模块和第三DAC模块；所述FPGA模块包括四路信号处理单元，第一路包括第一DDS模块、第一移相器、90度移相器A、第一相敏检波器、第二相敏检波器、第一低通滤波器和第二低通滤波器；第二路包括第二DDS模块、第二移相器、90度移相器B、第三相敏检波器、第四相敏检波器、第三低通滤波器和第四低通滤波器；第三路包括第三DDS模块、第一FIR滤波器、第三移相器、第五相敏检波器和第五低通滤波器；第四路包括第四DDS模块、第二FIR滤波器、第四移相器、第六相敏检波器和第六低通滤波器。本实用新型具有较高的稳定性和频率分辨精度。

Description

一种具有相敏检波功能的数字模块

技术领域

本实用新型涉及电子通信领域，特别是涉及一种具有相敏检波功能的数字模块。

背景技术

在陀螺仪系统中，常常需要利用数字模块为对给定的调幅信号进行接收、相敏检波与波形输出，但是，在现有的数字模块中，信号的稳定性和频率的分辨精度还有待提高。

实用新型内容

本实用新型的目的在于克服现有技术的不足，提供一种具有相敏检波功能的数字模块，具有较高的稳定性和频率分辨精度。

本实用新型的目的是通过以下技术方案来实现的：一种具有相敏检波功能的数字模块，包括DSP处理器、FPGA模块、时钟模块、ADC模块、第一DAC模块、第二DAC模块和第三DAC模块；

所述ADC模块用于接收外部输入信号PD，并进行模数转换后传输给FPGA模块；

所述FPGA模块包括四路信号处理单元，其中：

第一路信号处理单元包括第一DDS模块、第一移相器、90度移相器A、第一相敏检波器、第二相敏检波器、第一低通滤波器和第二低通滤波器；所述第一DDS模块信号输入端接收来自时钟模块的信号，同时接收外部的频率控制字C1，第一DDS模块的输出端分别与第一DAC模块和第一移相器连接；所述第一移相器在接收来自第一DDS模块信号的同时，接收外部的相位控制字P1，第一移相器的输出端分别与90度移相器A和第二相敏检波器连接，所述90度移相器A的输出端与第一相敏检波器连接，所述第一相敏检波器和第二相敏检波器的输入端还分别与ADC模块的输出端连接；所述第一相敏检波器的输出端通过第一低通滤波器与第三DAC模块连接；所述第二相敏检波器的输出端通过第二低通滤波器与第三DAC模块连接；

第二路信号处理单元包括第二DDS模块、第二移相器、90度移相器B、第三相敏检波器、第四相敏检波器、第三低通滤波器和第四低通滤波器；所述第二DDS模块的输入端接收来自时钟模块的信号，同时接收来自外部的频率控制字C2,第二DDS模块的输出端分别与第一DAC模块和第二移相器连接；所述第一移相器在接收来自第二DDS模块信号的同时，接收外部的相位控制字P2，第二移相器的输出端分别与90度移相器B和第四相敏检波器连接，所述90度移相器B的输出端与第三相敏检波器连接；所述第三相敏检波器和第四相敏检波器的输入端还分别与ADC模块的输出端连接；第三相敏检波器的输出端通过第三低通滤波器与第三DAC模块连接，第四相敏检波器的输出端通过第四低通滤波器与第三DAC模块连接；

第三路信号处理单元包括第三DDS模块、第一FIR滤波器、第三移相器、第五相敏检波器和第五低通滤波器；所述第三DDS模块的输入端接收来自时钟模块的信号，同时接收外部的频率控制字C3，所述第三DDS模块的输出端分别与第一FIR滤波器和第二DAC模块连接；所述第一FIR滤波器的输出端与第三移相器连接，所述第三移相器在接收第一FIR滤波器输出信号的同时，接收外部的相位控制字P3，所述第三移相器的输出端与第五相敏检波器连接，所述第五相敏检波器的输入端还通过第一选择开关分别与第一低通滤波器、第二低通滤波器、第三低通滤波器和第四低通滤波器连接，所述第五相敏检波器的输出端通过第五低通滤波器与第三DAC模块连接；

第四路信号处理单元包括第四DDS模块、第二FIR滤波器、第四移相器、第六相敏检波器和第六低通滤波器，所述第四DDS模块输入端接收来自时钟模块的信号，同时接收外部的频率控制字C4，所述第四DDS模块的输出端分别与第二FIR滤波器和第二DAC模块连接；所述第二FIR滤波器的输出端与第四移相器连接，所述第四移相器在接收第二FIR滤波器输出信号的同时，接收外部的相位控制字P4，所述第四移相器的输出端与第六相敏检波器连接，所述第六相敏检波器的输入端还通过第二选择开关分别与第一低通滤波器、第二低通滤波器、第三低通滤波器和第四低通滤波器连接，所述第六相敏检波器的输出端通过第六低通滤波器与第三DAC模块连接；

所述FPGA模块中，所述第一低通滤波器~第六低通滤波器的输出端还通过并行总线与DSP处理器连接；

所述第一DAC模块，将来自第一DDS模块和第二DDS模块的信号进行数模转换后，得到两路载波信号对外输出；

所述第二DAC模块，将来自第三DDS模块和第四DDS模块的信号进行数模转换后，得到两路激励信号对外输出；

所述第三DAC模块，将来自第一低通滤波器~第六低通滤波器的信号进行模数转换后，得到六路检波调试信号对外输出。

优选地，所述时钟模块为10MHZ的OCXO参考时钟；所述第一DAC模块、第二DAC模块和第三DAC模块的输出端均连接有SMA连接器；所述时钟模块的输出端还与DSP处理器连接，用于为DSP处理器提供工作时钟。

本实用新型的有益效果是：本实用新型能够对外部输入信号进行接收、相敏检波与波形输出，并输出高频载波信号与激励信号，同时，通过接收外部的相位控制字P1~P4，频率控制字C1~C4，能够准确控制FPGA内部各个路信号处理单元的信号频率和相位，使得整个数字模块具有较高的稳定性和频率分辨精度。

附图说明

图1为本实用新型的原理框图；

图2为基于FPGA模块的功能原理示意图。

具体实施方式

下面结合附图进一步详细描述本实用新型的技术方案，但本实用新型的保护范围不局限于以下所述。

如图1~2所示，一种具有相敏检波功能的数字模块，包括DSP处理器、FPGA模块、时钟模块、ADC模块、第一DAC模块、第二DAC模块和第三DAC模块；

所述ADC模块用于接收外部输入信号PD，并进行模数转换后传输给FPGA模块；

所述FPGA模块包括四路信号处理单元，其中：

第一路信号处理单元包括第一DDS模块、第一移相器、90度移相器A、第一相敏检波器、第二相敏检波器、第一低通滤波器和第二低通滤波器；所述第一DDS模块信号输入端接收来自时钟模块的信号，同时接收外部的频率控制字C1，第一DDS模块的输出端分别与第一DAC模块和第一移相器连接；所述第一移相器在接收来自第一DDS模块信号的同时，接收外部的相位控制字P1，第一移相器的输出端分别与90度移相器A和第二相敏检波器连接，所述90度移相器A的输出端与第一相敏检波器连接，所述第一相敏检波器和第二相敏检波器的输入端还分别与ADC模块的输出端连接；所述第一相敏检波器的输出端通过第一低通滤波器与第三DAC模块连接；所述第二相敏检波器的输出端通过第二低通滤波器与第三DAC模块连接；

第二路信号处理单元包括第二DDS模块、第二移相器、90度移相器B、第三相敏检波器、第四相敏检波器、第三低通滤波器和第四低通滤波器；所述第二DDS模块的输入端接收来自时钟模块的信号，同时接收来自外部的频率控制字C2,第二DDS模块的输出端分别与第一DAC模块和第二移相器连接；所述第一移相器在接收来自第二DDS模块信号的同时，接收外部的相位控制字P2，第二移相器的输出端分别与90度移相器B和第四相敏检波器连接，所述90度移相器B的输出端与第三相敏检波器连接；所述第三相敏检波器和第四相敏检波器的输入端还分别与ADC模块的输出端连接；第三相敏检波器的输出端通过第三低通滤波器与第三DAC模块连接，第四相敏检波器的输出端通过第四低通滤波器与第三DAC模块连接；

第三路信号处理单元包括第三DDS模块、第一FIR滤波器、第三移相器、第五相敏检波器和第五低通滤波器；所述第三DDS模块的输入端接收来自时钟模块的信号，同时接收外部的频率控制字C3，所述第三DDS模块的输出端分别与第一FIR滤波器和第二DAC模块连接；所述第一FIR滤波器的输出端与第三移相器连接，所述第三移相器在接收第一FIR滤波器输出信号的同时，接收外部的相位控制字P3，所述第三移相器的输出端与第五相敏检波器连接，所述第五相敏检波器的输入端还通过第一选择开关分别与第一低通滤波器、第二低通滤波器、第三低通滤波器和第四低通滤波器连接，所述第五相敏检波器的输出端通过第五低通滤波器与第三DAC模块连接；

第四路信号处理单元包括第四DDS模块、第二FIR滤波器、第四移相器、第六相敏检波器和第六低通滤波器，所述第四DDS模块输入端接收来自时钟模块的信号，同时接收外部的频率控制字C4，所述第四DDS模块的输出端分别与第二FIR滤波器和第二DAC模块连接；所述第二FIR滤波器的输出端与第四移相器连接，所述第四移相器在接收第二FIR滤波器输出信号的同时，接收外部的相位控制字P4，所述第四移相器的输出端与第六相敏检波器连接，所述第六相敏检波器的输入端还通过第二选择开关分别与第一低通滤波器、第二低通滤波器、第三低通滤波器和第四低通滤波器连接，所述第六相敏检波器的输出端通过第六低通滤波器与第三DAC模块连接；

所述FPGA模块中，所述第一低通滤波器~第六低通滤波器的输出端还通过并行总线与DSP处理器连接；

所述第一DAC模块，将来自第一DDS模块和第二DDS模块的信号进行数模转换后，得到两路载波信号对外输出；

所述第二DAC模块，将来自第三DDS模块和第四DDS模块的信号进行数模转换后，得到两路激励信号对外输出；

所述第三DAC模块，将来自第一低通滤波器~第六低通滤波器的信号进行模数转换后，得到六路检波调试信号对外输出。

在本申请的实施例中，所述时钟模块为10MHZ的OCXO参考时钟，如可采用0.1ppm的10MHz高稳定度恒温晶体振荡器提供；所述第一DAC模块、第二DAC模块和第三DAC模块的输出端均连接有SMA连接器；所述时钟模块的输出端还与DSP处理器连接，用于为DSP处理器提供工作时钟。

在本申请的实施例中，还可以在第一DAC模块的输出端设置第一带通滤波器和第二带通滤波器，分别对DAC模块输出的两路载波信号进行带通滤波，再将滤波后的信号通过SMA连接器进行输出；同理，也可以在第二DAC模块的输出端设置第七低通滤波器和第八低通滤波器，对第二DAC模块输出的两路激励信号进行滤波，在将滤波后的信号通过SMA连接器进行输出。在本申请的实施例中，所述相位控制字P1~P4和频率控制字C1~C4可以来自外部的工控机，也可以来自与DSP处理器；所述第一选通开关和第二选通开关可以是单刀四掷开关，也可以是编程控制实现4选1。

本实用新型的工作原理如下：经过ADC模块转换的PD信号在FPGA内部分成两路，一路输出信号作为相敏检波1、2的输入待解调信号，另一路输出信号作为相敏检波3、4的输入待解调信号。

频率控制字C1控制DDS1每个时钟周期的相位累加增量从而调节DDS1的输出信号频率，输出正弦信号的调节范围为60KHz~100KHz。DDS1输出信号一路经过DA转换，再经过带通滤波器滤除杂散，输出给定频率的正弦载波，并以SMA接口输出；另一路经过移相器1得到信号T1，移相器1在相位控制字P1的控制下产生给定的相移。T1一路经过90°移相进入相敏检波1，另一路进入相敏检波2。相敏检波1的输出经过低通滤波器1输出信号Bx，相敏检波2的输出经低通滤波器2输出信号By。

频率控制字C2控制DDS2每个时钟周期的相位累加增量从而调节DDS2的输出信号频率，输出正弦信号的调节范围为120KHz~200KHz。DDS2输出信号一路经过DA转换，再经过带通滤波器滤除杂散，输出给定频率的正弦载波，并以SMA接口输出；另一路经过移相器2得到信号T2，移相器2在相位控制字P2的控制下产生给定的相移。T2一路经过90°移相进入相敏检波3，另一路进入相敏检波4。相敏检波3的输出经过低通滤波器3输出信号Bx1，相敏检波4的输出经低通滤波器4输出信号By1。Bx、By、Bx1、By1信号通过4选1，选通信号作为相敏检波模块5和6的输入待解调信号。

频率控制字C3控制DDS3每个时钟周期的相位累加增量从而调节DDS3的输出信号频率，输出正弦信号的调节范围为10Hz~200KHz。DDS3输出信号一路经过移相器3得到信号T3，移相器3在相位控制字P3的控制下产生给定的相移；另一路经过DA转换和低通滤波器滤除杂散得到模拟激励信号X1。T3为相敏检波器5的参考信号，解调输出经过低通滤波器5输出信号X1。

频率控制字C4控制DDS4每个时钟周期的相位累加增量从而调节DDS4的输出信号频率，输出正弦信号的调节范围为10Hz~200KHz。DDS4输出信号一路经过移相器4得到信号T4，移相器4在相位控制字P4的控制下产生给定的相移；另一路经过DA转换和低通滤波器滤除杂散得到模拟激励信号X2。T4为相敏检波器6的参考信号，解调输出经过低通滤波器6输出信号X2。

也就是说FPGA负责完成对ADC输出的信号采集，并将采集结果实时的传输到DSP模块。X1、X2、Bx、By、Bx1、By1通过数字总线通信直接进入DSP模块，同时X1、X2、Bx、By、Bx1、By1经过DA转换生成SMA接口的模拟信号供外部测量。当由DSP控制频率和相位时，DSP内部通过接口API直接将频率控制字C1~C4通过数字总线传输到FPGA模块，可实现DDS的输出正弦信号频率调整，频率控制字C3、C4的传输频率不小于10KHz。相位控制字P1~P4也能够通过API传输到FPGA，从而实现调整相位的功能，达到相敏检波的效果；当然，相位控制字P1~P4和频率控制字C1~C4也可以来自外部的工控机；事实上，只需要将频率控制字和相位控制字传输到相应的DDS模块和移相器即可；在与FPGA模块通讯时，DSP模块提供接口直接通过API实时读取X1、X2、Bx、By、Bx1、By1。对Bx、By、Bx1、By1的读取频率不小于15KHz，对X1、X2的读取频率不小于10KHz。

最后需要说明的是，以上所述是本实用新型的优选实施方式，应当理解本实用新型并非局限于本文所披露的形式，不应该看作是对其他实施例的排除，而可用于其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本实用新型的精神和范围，则都应在本实用新型所附权利要求的保护范围内。

Claims (4)

1.一种具有相敏检波功能的数字模块，其特征在于：包括DSP处理器、FPGA模块、时钟模块、ADC模块、第一DAC模块、第二DAC模块和第三DAC模块；

所述ADC模块用于接收外部输入信号PD，并进行模数转换后传输给FPGA模块；

所述FPGA模块包括四路信号处理单元，其中：

第一路信号处理单元包括第一DDS模块、第一移相器、90度移相器A、第一相敏检波器、第二相敏检波器、第一低通滤波器和第二低通滤波器；所述第一DDS模块信号输入端接收来自时钟模块的信号，同时接收外部的频率控制字C1，第一DDS模块的输出端分别与第一DAC模块和第一移相器连接；所述第一移相器在接收来自第一DDS模块信号的同时，接收外部的相位控制字P1，第一移相器的输出端分别与90度移相器A和第二相敏检波器连接，所述90度移相器A的输出端与第一相敏检波器连接，所述第一相敏检波器和第二相敏检波器的输入端还分别与ADC模块的输出端连接；所述第一相敏检波器的输出端通过第一低通滤波器与第三DAC模块连接；所述第二相敏检波器的输出端通过第二低通滤波器与第三DAC模块连接；

第二路信号处理单元包括第二DDS模块、第二移相器、90度移相器B、第三相敏检波器、第四相敏检波器、第三低通滤波器和第四低通滤波器；所述第二DDS模块的输入端接收来自时钟模块的信号，同时接收来自外部的频率控制字C2,第二DDS模块的输出端分别与第一DAC模块和第二移相器连接；所述第一移相器在接收来自第二DDS模块信号的同时，接收外部的相位控制字P2，第二移相器的输出端分别与90度移相器B和第四相敏检波器连接，所述90度移相器B的输出端与第三相敏检波器连接；所述第三相敏检波器和第四相敏检波器的输入端还分别与ADC模块的输出端连接；第三相敏检波器的输出端通过第三低通滤波器与第三DAC模块连接，第四相敏检波器的输出端通过第四低通滤波器与第三DAC模块连接；

第三路信号处理单元包括第三DDS模块、第一FIR滤波器、第三移相器、第五相敏检波器和第五低通滤波器；所述第三DDS模块的输入端接收来自时钟模块的信号，同时接收外部的频率控制字C3，所述第三DDS模块的输出端分别与第一FIR滤波器和第二DAC模块连接；所述第一FIR滤波器的输出端与第三移相器连接，所述第三移相器在接收第一FIR滤波器输出信号的同时，接收外部的相位控制字P3，所述第三移相器的输出端与第五相敏检波器连接，所述第五相敏检波器的输入端还通过第一选择开关分别与第一低通滤波器、第二低通滤波器、第三低通滤波器和第四低通滤波器连接，所述第五相敏检波器的输出端通过第五低通滤波器与第三DAC模块连接；

第四路信号处理单元包括第四DDS模块、第二FIR滤波器、第四移相器、第六相敏检波器和第六低通滤波器，所述第四DDS模块输入端接收来自时钟模块的信号，同时接收外部的频率控制字C4，所述第四DDS模块的输出端分别与第二FIR滤波器和第二DAC模块连接；所述第二FIR滤波器的输出端与第四移相器连接，所述第四移相器在接收第二FIR滤波器输出信号的同时，接收外部的相位控制字P4，所述第四移相器的输出端与第六相敏检波器连接，所述第六相敏检波器的输入端还通过第二选择开关分别与第一低通滤波器、第二低通滤波器、第三低通滤波器和第四低通滤波器连接，所述第六相敏检波器的输出端通过第六低通滤波器与第三DAC模块连接；

所述FPGA模块中，所述第一低通滤波器~第六低通滤波器的输出端还通过并行总线与DSP处理器连接；

所述第一DAC模块，将来自第一DDS模块和第二DDS模块的信号进行数模转换后，得到两路载波信号对外输出；

所述第二DAC模块，将来自第三DDS模块和第四DDS模块的信号进行数模转换后，得到两路激励信号对外输出；

所述第三DAC模块，将来自第一低通滤波器~第六低通滤波器的信号进行模数转换后，得到六路检波调试信号对外输出。

2.根据权利要求1所述的一种具有相敏检波功能的数字模块，其特征在于：所述时钟模块为10MHZ的OCXO参考时钟。

3.根据权利要求1所述的一种具有相敏检波功能的数字模块，其特征在于：所述第一DAC模块、第二DAC模块和第三DAC模块的输出端均连接有SMA连接器。

4.根据权利要求1所述的一种具有相敏检波功能的数字模块，其特征在于：所述时钟模块的输出端还与DSP处理器连接，用于为DSP处理器提供工作时钟。

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