CN211744448U - 输出驱动电路及存储器 - Google Patents

Abstract

本实用新型提供一种输出驱动电路及存储器。所述输出驱动电路包括：信号输入端，输入互补的正输入信号及负输入信号；上拉输出单元，与信号输入端连接，正输入信号作为上拉输出单元的输入信号；下拉输出单元，与信号输入端连接，负输入信号作为下拉输出单元的输入信号；至少一补偿单元，与上拉输出单元或下拉输出单元并联；至少一脉冲信号产生电路，其输入端与信号输入端连接，并根据正输入信号或负输入信号产生一脉冲信号，脉冲信号作为补偿单元的控制信号；信号输出端，分别与上拉输出单元的输出端、下拉输出单元的输出端及补偿单元的输出端连接，并输出输出信号。本实用新型输出驱动电路能够提高输出端的输出信号转换速率，进而提高存储器性能。

Description

输出驱动电路及存储器

技术领域

本实用新型涉及集成电路领域，尤其涉及一种输出驱动电路及存储器。

背景技术

随着DRAM存储器的不断发展，其传输速率越来越高。但是，受限于存储器工艺中逻辑器件的速率，DRAM存储器的高速输出端口DQ/DQS的输出信号的转换速率(slew rate)一直很难提高，进而严重影响高速信号的质量，导致输入端无法正确接收信号，影响最终的传输速率的提高。

因此，如何提高DRAM存储器的高速输出端口DQ/DQS的输出信号的转换速率成为目前亟需解决的问题。

实用新型内容

本实用新型所要解决的技术问题是，提供一种输出驱动电路及存储器，其能够提高存储器的输出信号的转换速率，进而大大提高存储器的传输速率。

为了解决上述问题，本实用新型提供了一种输出驱动电路，其包括：信号输入端，输入互补的正输入信号及负输入信号；上拉输出单元，与所述信号输入端连接，所述正输入信号作为所述上拉输出单元的输入信号；下拉输出单元，与所述信号输入端连接，所述负输入信号作为所述下拉输出单元的输入信号；至少一补偿单元，与所述上拉输出单元或下拉输出单元并联；至少一脉冲信号产生电路，其输入端与所述信号输入端连接，并根据所述正输入信号或负输入信号产生脉冲信号，所述脉冲信号作为所述补偿单元的控制信号；信号输出端，分别与所述上拉输出单元的输出端、下拉输出单元的输出端及补偿单元的输出端连接，并输出输出信号。

进一步，所述脉冲信号的脉冲宽度小于所述正输入信号或者负输入信号的脉冲宽度。

进一步，所述脉冲信号产生电路通过所述正输入信号或者负输入信号的上升沿或下降沿产生所述脉冲信号。

进一步，所述脉冲信号的脉冲宽度小于或者等于所述输出信号的上升沿时间或下降沿时间。

进一步，所述脉冲信号产生电路包括第一延迟支路、第二延迟支路及与门电路，所述第一延迟支路与所述第二延迟支路并联后与所述与门电路串联，所述正输入信号或者负输入信号作为所述第一延迟支路及所述第二延迟支路的输入信号，所述第一延迟支路及所述第二延迟支路的输出信号共同作为所述与门电路的输入信号，所述与门电路输出所述脉冲信号，所述第一延迟支路与所述第二延迟支路的延迟时间不同。

进一步，所述第一延迟支路至少包括串联的非门及第一延迟单元，所述第二延迟支路至少包括第二延迟单元，调整所述第一延迟单元与所述第二延迟单元的延迟时间，以改变所述脉冲信号的脉冲宽度。

进一步，所述输出驱动电路还包括至少一延迟单元，所述延迟单元设置在所述脉冲信号产生电路的输入端，所述正输入信号或负输入信号经所述延迟单元输入至所述脉冲信号产生电路。

进一步，所述输出驱动电路包括两个补偿单元，分别为上拉补偿单元及下拉补偿单元，所述上拉补偿单元与所述上拉输出单元并联，所述下拉补偿单元与所述下拉输出单元并联。

进一步，所述输出驱动电路包括两个脉冲信号产生电路，分别为上拉脉冲信号产生电路及下拉脉冲信号产生电路，所述上拉脉冲信号产生电路根据所述正输入信号产生第一脉冲信号，所述第一脉冲信号作为所述上拉补偿单元的控制信号，所述下拉脉冲信号产生电路根据所述负输入信号产生第二脉冲信号，所述第二脉冲信号作为所述下拉补偿单元的控制信号。

进一步，所述上拉输出单元包括第一晶体管或者多个并联设置的第一晶体管，所述第一晶体管包括第一端、第二端及控制端；所述上拉补偿单元包括第二晶体管或者多个并联设置的第二晶体管，所述第二晶体管包括第一端、第二端及控制端；所述第一晶体管及所述第二晶体管的第一端与电源电压，所述第一晶体管及所述第二晶体管的第二端与信号输出端连接，所述第一晶体管的控制端与所述信号输入端连接所述第二晶体管的控制端与所述上拉脉冲信号产生电路连接。

进一步，所述下拉输出单元包括第三晶体管或者多个并联设置的第三晶体管，所述第三晶体管包括第一端、第二端及控制端；所述下拉补偿单元包括第四晶体管或者多个并联设置的第四晶体管，所述第四晶体管包括第一端、第二端及控制端；所述第三晶体管及所述第四晶体管的第一端接地，所述第三晶体管及所述第四晶体管的第二端与信号输出端连接，所述第三晶体管的控制端与所述信号输入端连接，所述第四晶体管的控制端与所述下拉脉冲信号产生电路连接。

进一步，所述输出驱动电路还上拉预放大单元及下拉预放大单元；所述上拉预放大单元包括第一端及第二端，所述第一端与所述正输入信号连接，所述第二端与所述上拉输出单元的控制端连接；所述下拉预放大单元包括第一端及第二端，所述第一端与所述负输入信号连接，所述第二端与所述下拉输出单元的控制端连接，且所述脉冲信号产生电路的输入端与所述上拉预放大单元的第二端或者所述下拉预放大单元的第二端连接。

进一步，所述输出驱动电路还包括上拉阻抗校准单元及下拉阻抗校准单元，所述上拉阻抗校准单元与所述上拉输出单元并联，所述下拉阻抗校准单元与所述下拉输出单元并联。

进一步，所述输出驱动电路包括多个并联的驱动模块，所述驱动模块至少包括所述信号输入端、所述上拉输出单元、所述下拉输出单元、所述补偿单元及所述信号输入端。

进一步，多个所述驱动模块共用同一个所述脉冲信号产生电路。

本实用新型还提供一种存储器，其包括如上所述的输出驱动电路。

本实用新型的优点在于，利用脉冲信号产生电路产生的脉冲信号控制补偿单元的开启，以向上拉输出单元或下拉输出单元增加额外一路电流，从而提高所述输出控制电路输出信号的转换速率。

所述上拉补偿单元的输出信号与所述上拉输出单元的输出信号共同作为所述信号输出端的正输出信号，所述下拉补偿单元的输出信号与所述下拉输出单元的输出信号共同作为所述信号输出端的负输出信号。本实用新型通过脉冲信号产生电路控制所述补偿单元的开启，进而为所述上拉输出单元及下拉输出单元提供补偿，在信号转换的同时额外增加补偿单元产生的电流而提高最终输出的输出信号的转换速率。

附图说明

图1是本实用新型输出驱动电路的第一具体实施方式的示意图；

图2是本实用新型脉冲信号产生电路的一具体实施方式的电路图；

图3是补偿前后的信号输出端的输出信号DQ的示意图，其中，实线为补偿后的输出信号，虚线为补偿前的输出信号；

图4是本实用新型输出驱动电路的第二具体实施方式的示意图；

图5是本实用新型输出驱动电路的第三具体实施方式的示意图。

具体实施方式

下面结合附图对本实用新型提供的输出驱动电路及存储器的具体实施方式做详细说明。

图1是本实用新型输出驱动电路的第一具体实施方式的示意图。请参阅图1，本实用新型输出驱动电路包括信号输入端10、上拉输出单元20、下拉输出单元30、至少一脉冲信号产生电路、至少一补偿单元及信号输出端60。

所述信号输入端10能够提供输入信号。所述输入信号包括互补的正输入信号Data_In_Pos及负输入信号Data_In_Neg。所述输入信号为由前级经过并串转换后的信号。

正输入信号Data_In_Pos及负输入信号Data_In_Neg设置为互补信号的目的在于使上拉输出单元20及下拉输出单元30不同时开启，以形成输出信号DQ。实现正输入信号Data_In_Pos及负输入信号Data_In_Neg互补的方法可以为，在控制信号输入端，使其直接输出互补的正输入信号Data_In_Pos及负输入信号Data_In_Neg；另一种方法为，将上拉输出单元20及下拉输出单元30设置为不同的晶体管类型，则上拉输出单元20的输入信号与下拉输出单元30的输入信号为互补的输入信号。所述上拉输出单元20与所述信号输入端10连接，所述正输入信号Data_In_Pos作为所述上拉输出单元20的输入信号，所述上拉输出单元20的输出端与所述信号输出端60连接。其中，所述上拉输出单元20可由一个第一晶体管或者多个并联的第一晶体管构成。具体地说，在本具体实施方式中，所述上拉输出单元20由一个第一晶体管N1构成，所述第一晶体管N1为NMOS管。其中，所述第一晶体管N1包括第一端、第二端及控制端。所述第一晶体管N1的第一端为漏极，其与电源电压连接，所述第一晶体管N1的第二端为源极，其与所述信号输出端60连接，所述第一晶体管N1的控制端为栅极，其与所述信号输入端10连接，所述正输入信号Data_In_Pos作为所述栅极的输入信号。在本实用新型其他具体实施方式中，所述第一晶体管管N1也可以为PMOS管。

所述下拉输出单元30与所述信号输入端10连接，所述负输入信号Data_In_Neg作为所述下拉输出单元30的输入信号，所述下拉输出单元30的输出端与所述信号输出端60连接。其中，所述下拉输出单元30可由一个第三晶体管N3或者多个并联的第三晶体管N3构成。具体地说，在本具体实施方式中，所述下拉输出单元30由一个第三晶体管N3构成，所述第三晶体管N3为NMOS管。所述第三晶体管N3包括第一端、第二端及控制端。所述第三晶体管N3的第一端为源极，其与接地端连接，所述第三晶体管N3的第二端为漏极，其与所述信号输出端60连接，所述第三晶体管N3的控制端为栅极，其与信号输入端10连接，所述负输入信号Data_In_Neg作为所述栅极的输入信号。在本实用新型其他具体实施方式中，所述第三晶体管N3也可为PMOS管。

所述补偿单元与所述上拉输出单元20或下拉输出单元30并联。在本具体实施方式中，所述输出驱动电路包括两个补偿单元，分别为上拉补偿单元51及下拉补偿单元52，所述上拉补偿单元51与所述上拉输出单元20并联，所述下拉补偿单元52与所述下拉输出单元30并联。

所述脉冲信号产生电路的输入端与所述信号输入端10连接，并根据所述正输入信号Data_In_Pos及负输入信号Data_In_Neg产生脉冲信号，所述脉冲信号作为所述补偿单元的控制信号。其中，可根据所述补偿单元设置所述脉冲信号产生电路。例如，若仅设置上拉补偿单元51，则可仅设置与所述上拉补偿单元51对应的脉冲信号产生电路，若仅设置下拉补偿单元52，则可仅设置与所述下拉补偿单元52对应的脉冲信号产生电路。在本具体实施方式中，既有上拉补偿单元51，又有下拉补偿单元52，则所述脉冲信号产生电路也设置为上拉脉冲信号产生电路41及下拉脉冲信号产生电路42。所述上拉脉冲信号产生电路41根据所述正输入信号Data_In_Pos产生第一脉冲信号PU_Boost，所述下拉脉冲信号产生电路42根据所述负输入信号Data_In_Neg产生第二脉冲信号PD_Boost。

所述上拉补偿单元51的输入端与所述上拉脉冲信号产生电路41连接，所述第一脉冲信号PU_Boost作为所述上拉补偿单元51的输入信号，所述上拉补偿单元51的输出端与所述信号输出端60连接。其中，所述上拉补偿单元51可由一个第二晶体管N2或者多个并联的第二晶体管N2构成。具体地说，在本具体实施方式中，所述上拉补偿单元51由一个第二晶体管N2构成，所述第二晶体管N2为NMOS管。所述第二晶体管N2包括第一端、第二端及控制端。所述第二晶体管N2的第一端为漏极，其与电源电压连接，所述第二晶体管N2的第二端为源极，其与所述信号输出端60连接，所述第二晶体管N2的控制端为栅极，其与所述上拉脉冲信号产生电路41连接，所述第一脉冲信号PU_Boost作为所述栅极的输入信号。在本实用新型其他具体实施方式中，所述第二晶体管N2还可以为PMOS管。

可以理解的是，在本具体实施方式中，所述上拉补偿单元51的晶体管类型与所述上拉输出单元20的晶体管类型相同，在本实用新型其他具体实施方式中，所述上拉补偿单元51的晶体管类型与所述上拉输出单元20的晶体管类型可不相同，只要能够实现本实用新型的目的即可，例如，所述上拉补偿单元51为NMOS管，而所述上拉输出单元20为PMOS管，或者所述上拉补偿单元51为PMOS管，而所述上拉输出单元20为NMOS管。所述下拉补偿单元52的输入端与所述下拉脉冲信号产生电路42连接，所述第二脉冲信号PD_Boost作为所述下拉补偿单元52的输入信号，所述下拉补偿单元52的输出端与所述信号输出端60连接。其中，所述下拉补偿单元52可由一个第四晶体管N4或者多个并联的第四晶体管N4构成。具体地说，在本具体实施方式中，所述下拉补偿单元52有一个第四晶体管N4构成，所述第四晶体管N4为NMOS管。所述第四晶体管N4包括第一端、第二端及控制端。所述第四晶体管N4的第一端为源极，其与接地端连接，所述第四晶体管N4的第二端为漏极，其与所述信号输出端60连接，所述第四晶体管N4的控制端为栅极，其与所述下拉脉冲信号产生电路42连接，所述第二脉冲信号PD_Boost作为所述栅极的输入信号。在本实用新型其他具体实施方式中，所述第四晶体管N4还可以为PMOS管。

可以理解的是，在本具体实施方式中，所述下拉补偿单元52的晶体管类型与所述下拉输出单元30的晶体管类型相同。在本实用新型其他具体实施方式中，所述下拉补偿单元52的晶体管类型与所述下拉输出单元30的晶体管类型可不相同，只要能够实现本实用新型的目的即可，例如，所述下拉补偿单元52为NMOS管，而所述下拉输出单元30为PMOS管，或者所述下拉补偿单元52为PMOS管，而所述下拉输出单元30为NMOS管。

进一步，所述脉冲信号产生电路通过所述正输入信号Data_In_Pos及负输入信号Data_In_Neg的上升沿或下降沿产生所述脉冲信号。例如，若所述上拉输出单元20及下拉输出单元30为NMOS管，则所述上拉脉冲信号产生电路41通过所述正输入信号Data_In_Pos的上升沿产生所述第一脉冲信号PU_Boost，所述下拉脉冲信号产生电路42通过所述负输入信号Data_In_Neg的上升沿产生所述第二脉冲信号PD_Boost；若所述上拉输出单元20及下拉输出单元30为PMOS管，则所述上拉脉冲信号产生电路41通过所述正输入信号Data_In_Pos的下降沿产生所述第一脉冲信号PU_Boost，所述下拉脉冲信号产生电路42通过所述负输入信号Data_In_Neg的下降沿产生所述第二脉冲信号PD_Boost。

图2是脉冲信号产生电路的一具体实施方式的电路图。请参阅图2，所述脉冲信号产生电路包括第一延迟支路S1、第二延迟支路S2及与门电路S3。所述第一延迟支路S1与所述第二延迟支路S2并联后与所述与门电路S3串联。

所述正输入信号Data_In_Pos或负输入信号Data_In_Neg作为所述第一延迟支路S1及所述第二延迟支路S2的输入信号。所述第一延迟支路S1及所述第二延迟支路S2的输出信号共同作为所述与门电路S3的输入信号，所述与门电路S3输出所述脉冲信号。其中，所述第一延迟支路S1与所述第二延迟支路S2的延迟时间不同，使得所述与门电路S3能够输出脉冲信号，例如第一脉冲信号PU_Boost或第二脉冲信号PD_Boost。

进一步，所述第一延迟支路S1至少包括串联的非门S11及第一延迟单元S12，所述第二延迟支路S2至少包括第二延迟单元S22。通过调整所述第一延迟单元S12及第二延迟单元S22的延迟时间可改变所述与门电路S3输出的脉冲信号的脉冲宽度。

进一步，所述第一延迟单元S12及所述第二延迟单元S22均可通过串联基于反相器的延迟单元实现。

信号输出端60分别与所述上拉输出单元20的输出端、上拉补偿单元51的输出端、下拉输出单元30的输出端及下拉补偿单元52的输出端连接输出输出信号DQ。

在本实用新型中，所述上拉补偿单元51的输出信号与所述上拉输出单元20的输出信号共同作为所述信号输出端60的正输出信号，所述下拉补偿单元52的输出信号与所述下拉输出单元30的输出信号共同作为所述信号输出端60的负输出信号。

进一步，所述上拉脉冲信号产生电路41产生的第一脉冲信号PU_Boost的脉冲宽度小于所述正输入信号Data_In_Pos的脉冲宽度，所述下拉脉冲信号产生电路42产生的第二脉冲信号PD_Boost的脉冲宽度小于所述负输入信号Data_In_Neg的脉冲宽度，以避免所述上拉补偿单元51及下拉补偿单元52的输出影响所述信号输出端60的正常输出。

本实用新型通过脉冲信号产生电路控制所述补偿单元的开启，进而为所述上拉输出单元20及下拉输出单元30提供补偿，在信号转换的同时额外增加补偿单元产生的电流而提高最终输出的输出信号的转换速率。

进一步，所述脉冲信号的脉冲宽度小于或者等于所述输出信号DQ的上升沿时间或下降沿时间。即可仅在所述输出信号DQ处于上升沿或者下降沿阶段开启所述上拉补偿单元51及所述下拉补偿单元52，以在提高所述输出信号的输出速率的同时，节省功耗。具体地说，在本具体实施方式中，所述第一脉冲信号PU_Boost的脉冲宽度小于所述输出信号DQ的上升沿时间，所述第二脉冲信号PD_Boost的脉冲宽度小于所述输出信息DQ的下降沿时间。

具体地说，请参阅图3，其为补偿前后的信号输出端60的输出信号DQ的示意图，其中实线为补偿后的输出信号，虚线为补偿前的输出信号。从图3可以看出，在输出信号的上升沿，开启所述上拉补偿单元51，在输出信号的下降沿，开启所述下拉补偿单元52，相较于补偿前，补偿后的输出信号的上升沿及下降沿的转换速率增大。

进一步，所述输出驱动电路还包括至少一延迟单元(附图中未绘示)，所述延迟单元设置在所述脉冲信号产生电路的输入端，所述正输入信号Data_In_Pos或负输入信号Data_In_Neg经所述延迟单元输入至所述脉冲信号产生电路，以调节所述补偿单元的补偿大小，进而可进一步控制输出信号DQ的转换速率。其中所述延迟单元可通过RC延迟实现，也可通过串联基于反相器的延迟单元实现。

进一步，在本实用新型中，不仅可通过所述脉冲产生电路自身调节脉冲信号的脉冲宽度，进而调节所述补偿单元的开启时间，以改变所述补偿单元的补偿电流，还可以通过调节所述补偿单元中包含的晶体管的数量及大小来调节所述补偿单元的补偿电流的大小。

进一步，所述输出驱动电路还包括上拉阻抗校准单元81及下拉阻抗校准单元82，上拉阻抗校准单元81的输入信号为ZQ_PU<m>，下拉阻抗校准单元82的输入信号为ZQ_PD<m>。所述上拉阻抗校准单元81与所述上拉输出单元20并联，所述下拉阻抗校准单元82与所述下拉输出单元30并联，以对所述上拉输出单元20及下拉输出单元30进行校准。所述上拉阻抗校准单元81可由多个晶体管并联而成，所述下拉阻抗校准单元82也可由多个晶体管并联而成。

本实用新型还提供一输出驱动电路的另一具体实施方式。请参阅图4，其为本实用新型输出驱动电路的第二具体实施方式的示意图。该第二具体实施方式与第一具体实施方式的区别在于，所述输出驱动电路还包括上拉预放大单元71及下拉预放大单元72。

所述上拉预放大单元71包括第一端及第二端，所述第一端与所述正输入信号Data_In_Pos连接，所述第二端与所述上拉输出单元20的控制端连接。同时，所述第二端还会与所述脉冲信号产生电路的输入端连接。具体地说，在本具体实施方式中，所述第二端与所述上拉脉冲信号产生电路41连接。所述上拉预放大单元71产生的输出信号PU_Main作为所述上拉输出单元20及所述上拉脉冲信号产生电路41的输入信号。

所述下拉预放大单元72包括第一端及第二端，所述第一端与所述负输入信号Data_In_Neg连接，所述第二端与所述下拉输出单元30的控制端连接。同时，所述第二端还会与所述脉冲信号产生电路的输入端连接。具体地说，在本具体实施方式中，所述第二端与所述下拉脉冲信号产生电路42连接。所述下拉预放大单元72产生的输出信号PD_Main作为所述下拉输出单元30及所述下拉脉冲信号产生电路42的输入信号。

本实用新型输出驱动电路还提供一第三具体实施方式。图5是本实用新型输出驱动电路第三具体实施方式的示意图。请参阅图5，所述输出驱动电路包括多个驱动模块100。所述驱动模块100并联设置，且所述驱动模块100的布局相同。本实用新型驱动输出电路中驱动模块100复用，可以极大地简化电路的设计和版图的实现，提高驱动模块间的匹配度，减小电路间的寄生，特别是高速信号线，从而提高电路高速运行下的性能。

所述驱动模块100至少包括所述信号输入端10、所述上拉输出单元20、所述下拉输出单元30、所述补偿单元及所述信号输入端10。其中，脉冲信号产生电路可作为所述输出驱动电路的一部分，也可多个所述驱动模块100共用同一个所述脉冲信号产生电路。在本具体实施方式中，多个所述驱动模块100共用同一个脉冲信号产生电路，以节省功耗。进一步，所述驱动模块100还可以包括上拉预放大单元71及下拉预放大单元72。

所述信号输入端10、上拉输出单元20、下拉输出单元30、补偿单元、脉冲信号产生电路、上拉预放大单元71及下拉预放大单元72与上文描述相同不再赘述。

本实用新型还提供一种存储器，其包括如上所述的输出驱动电路。其中，所述存储器包括但不限于DDR4/LPDDR4/LPDDR4X/LPDDR5等需要高速数据传输的DRAM存储器。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (16)

1.一种输出驱动电路，其特征在于，包括：

信号输入端，输入互补的正输入信号及负输入信号；

上拉输出单元，与所述信号输入端连接，所述正输入信号作为所述上拉输出单元的输入信号；

下拉输出单元，与所述信号输入端连接，所述负输入信号作为所述下拉输出单元的输入信号；

至少一补偿单元，与所述上拉输出单元或下拉输出单元并联；

至少一脉冲信号产生电路，其输入端与所述信号输入端连接，并根据所述正输入信号或负输入信号产生脉冲信号，所述脉冲信号作为所述补偿单元的控制信号；

信号输出端，分别与所述上拉输出单元的输出端、下拉输出单元的输出端及补偿单元的输出端连接，并输出输出信号。

2.根据权利要求1所述的输出驱动电路，其特征在于，所述脉冲信号的脉冲宽度小于所述正输入信号或者负输入信号的脉冲宽度。

3.根据权利要求1所述的输出驱动电路，其特征在于，所述脉冲信号产生电路通过所述正输入信号或者负输入信号的上升沿或下降沿产生所述脉冲信号。

4.根据权利要求1所述的输出驱动电路，其特征在于，所述脉冲信号的脉冲宽度小于或者等于所述输出信号的上升沿时间或下降沿时间。

5.根据权利要求1所述的输出驱动电路，其特征在于，所述脉冲信号产生电路包括第一延迟支路、第二延迟支路及与门电路，所述第一延迟支路与所述第二延迟支路并联后与所述与门电路串联，所述正输入信号或者负输入信号作为所述第一延迟支路及所述第二延迟支路的输入信号，所述第一延迟支路及所述第二延迟支路的输出信号共同作为所述与门电路的输入信号，所述与门电路输出所述脉冲信号，所述第一延迟支路与所述第二延迟支路的延迟时间不同。

6.根据权利要求5所述的输出驱动电路，其特征在于，所述第一延迟支路至少包括串联的非门及第一延迟单元，所述第二延迟支路至少包括第二延迟单元，调整所述第一延迟单元与所述第二延迟单元的延迟时间，以改变所述脉冲信号的脉冲宽度。

7.根据权利要求1所述的输出驱动电路，其特征在于，所述输出驱动电路还包括至少一延迟单元，所述延迟单元设置在所述脉冲信号产生电路的输入端，所述正输入信号或负输入信号经所述延迟单元输入至所述脉冲信号产生电路。

8.根据权利要求1所述的输出驱动电路，其特征在于，所述输出驱动电路包括两个补偿单元，分别为上拉补偿单元及下拉补偿单元，所述上拉补偿单元与所述上拉输出单元并联，所述下拉补偿单元与所述下拉输出单元并联。

9.根据权利要求8所述的输出驱动电路，其特征在于，所述输出驱动电路包括两个脉冲信号产生电路，分别为上拉脉冲信号产生电路及下拉脉冲信号产生电路，所述上拉脉冲信号产生电路根据所述正输入信号产生第一脉冲信号，所述第一脉冲信号作为所述上拉补偿单元的控制信号，所述下拉脉冲信号产生电路根据所述负输入信号产生第二脉冲信号，所述第二脉冲信号作为所述下拉补偿单元的控制信号。

10.根据权利要求9所述的输出驱动电路，其特征在于，所述上拉输出单元包括第一晶体管或者多个并联设置的第一晶体管，所述第一晶体管包括第一端、第二端及控制端；所述上拉补偿单元包括第二晶体管或者多个并联设置的第二晶体管，所述第二晶体管包括第一端、第二端及控制端；所述第一晶体管及所述第二晶体管的第一端与电源电压，所述第一晶体管及所述第二晶体管的第二端与信号输出端连接，所述第一晶体管的控制端与所述信号输入端连接所述第二晶体管的控制端与所述上拉脉冲信号产生电路连接。

11.根据权利要求9所述的输出驱动电路，其特征在于，所述下拉输出单元包括第三晶体管或者多个并联设置的第三晶体管，所述第三晶体管包括第一端、第二端及控制端；所述下拉补偿单元包括第四晶体管或者多个并联设置的第四晶体管，所述第四晶体管包括第一端、第二端及控制端；所述第三晶体管及所述第四晶体管的第一端接地，所述第三晶体管及所述第四晶体管的第二端与信号输出端连接，所述第三晶体管的控制端与所述信号输入端连接，所述第四晶体管的控制端与所述下拉脉冲信号产生电路连接。

12.根据权利要求1所述的输出驱动电路，其特征在于，所述输出驱动电路还包括上拉预放大单元及下拉预放大单元；所述上拉预放大单元包括第一端及第二端，所述第一端与所述正输入信号连接，所述第二端与所述上拉输出单元的控制端连接；所述下拉预放大单元包括第一端及第二端，所述第一端与所述负输入信号连接，所述第二端与所述下拉输出单元的控制端连接，且所述脉冲信号产生电路的输入端与所述上拉预放大单元的第二端或者所述下拉预放大单元的第二端连接。

13.根据权利要求1所述的输出驱动电路，其特征在于，所述输出驱动电路还包括上拉阻抗校准单元及下拉阻抗校准单元，所述上拉阻抗校准单元与所述上拉输出单元并联，所述下拉阻抗校准单元与所述下拉输出单元并联。

14.根据权利要求1所述的输出驱动电路，其特征在于，所述输出驱动电路包括多个并联的驱动模块，所述驱动模块至少包括所述信号输入端、所述上拉输出单元、所述下拉输出单元、所述补偿单元及所述信号输入端。

15.根据权利要求14所述的输出驱动电路，其特征在于，多个所述驱动模块共用同一个所述脉冲信号产生电路。

16.一种存储器，其特征在于，包括如权利要求1～15任意一项所述的输出驱动电路。

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