CN211700282U - 存储器 - Google Patents
存储器 Download PDFInfo
- Publication number
- CN211700282U CN211700282U CN202020747940.8U CN202020747940U CN211700282U CN 211700282 U CN211700282 U CN 211700282U CN 202020747940 U CN202020747940 U CN 202020747940U CN 211700282 U CN211700282 U CN 211700282U
- Authority
- CN
- China
- Prior art keywords
- bit line
- layer
- substrate
- conductive layer
- metal silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 63
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 63
- 229910052751 metal Inorganic materials 0.000 claims abstract description 62
- 239000002184 metal Substances 0.000 claims abstract description 62
- 238000002955 isolation Methods 0.000 claims description 44
- 239000000463 material Substances 0.000 claims description 12
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 6
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 claims description 3
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims description 3
- 229910021339 platinum silicide Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 207
- 238000000034 method Methods 0.000 description 29
- 230000004888 barrier function Effects 0.000 description 20
- 230000008569 process Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000036961 partial effect Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
本实用新型提供了一种存储器，衬底包括若干沿第一预定方向延伸的有源区；所述衬底形成有多条且沿着第二预定方向延伸并穿过相应的有源区的位线结构，所述位线结构位于所述衬底上的部分构成第一位线结构，所述位线结构自所述衬底上延伸至所述有源区中的部分构成第二位线结构；所述第二位线结构与所述有源区之间形成有金属硅化物层，通过所述金属硅化物层电性连接所述有源区与所述第二位线结构，由于所述金属硅化物层具有较低的电阻率，从而可以降低有源区与所述第二位线结构之间的接触电阻，进而了提高存储器的性能。
Description
技术领域
本实用新型涉及半导体制造技术领域，尤其是一种存储器。
背景技术
存储器，例如动态随机存储器(Dynamic Random Access Memory，DRAM)，其通常具有存储单元阵列，所述存储单元阵列中包括多个呈阵列式排布的存储单元。所述存储器还具有多条位线结构，每一位线结构分别与相应的存储单元电性连接。目前，位线结构和相应的存储单元之间过大的接触电阻是限制存储器性能的原因之一，如何降低位线结构和相应的存储单元之间的接触电阻，是目前亟待解决的技术问题。
实用新型内容
本实用新型的目的在于提供一种存储器，以降低位线结构和相应的存储单元之间的接触电阻。
为了达到上述目的，本实用新型提供了一种存储器，其特征在于，包括：
衬底，包括若干沿第一预定方向延伸的有源区；
多条位线结构，位于所述衬底上，且沿着第二预定方向延伸以穿过相应的有源区，所述位线结构位于所述衬底上的部分构成第一位线结构，所述位线结构自所述衬底上延伸至所述有源区中的部分构成第二位线结构；以及，
金属硅化物层，位于所述第二位线结构与所述有源区之间，用于电性连接所述有源区与所述第二位线结构。
可选的，所述位线结构包括位线导电层、位线遮蔽层及隔离侧墙，所述位线遮蔽层覆盖所述位线导电层的顶壁，所述隔离侧墙覆盖所述位线导电层以及所述位线遮蔽层的侧壁。
可选的，所述隔离侧墙还覆盖所述金属硅化物层的侧壁。
可选的，在垂直于高度方向上，所述金属硅化物层的宽度尺寸大于或等于所述位线导电层的宽度尺寸。
可选的，所述隔离侧墙的底部位于所述衬底中的第一深度位置，所述金属硅化物层的底部位于所述衬底的第二深度位置，所述第一深度位置低于所述第二深度位置。
可选的，所述金属硅化物层的材质包括钴硅化物、钛硅化物、钨硅化物、钼硅化物、钽硅化物或铂硅化物中的一种或多种。
在本实用新型提供的存储器中，衬底包括若干沿第一预定方向延伸的有源区；所述衬底形成有多条且沿着第二预定方向延伸并穿过相应的有源区的位线结构，所述位线结构位于所述衬底上的部分构成第一位线结构，所述位线结构自所述衬底上延伸至所述有源区中的部分构成第二位线结构；所述第二位线结构与所述有源区之间形成有金属硅化物层，通过所述金属硅化物层电性连接所述有源区与所述第二位线结构，由于所述金属硅化物层具有较低的电阻率，从而可以降低有源区与所述第二位线结构之间的接触电阻，进而了提高存储器的性能。
附图说明
图1为本实用新型实施例一提供的存储器的形成方法的流程图；
图2a～图2d为采用本实用新型实施例一提供的存储器的形成方法形成的结构示意图；
图2e为本实用新型实施例一提供的存储器的简化版图，其中，图2a～图2d是图2e中的结构沿a-a’和b-b’方向上的剖面示意图；
图3为本实用新型实施例二提供的存储器的结构示意图；
图4为本实用新型实施例三提供的存储器的结构示意图；
图5为本实用新型实施例四提供的存储器的结构示意图；
其中，附图标记为：
100-衬底；AA-有源区；SIT-沟槽隔离结构；300a-第一阻挡层；300b-第二阻挡层；310-掩膜层；500-金属硅化物层；
WL-字线结构；200a-栅氧化层；200b-栅导电层；200c-栅绝缘层；
BL-位线结构；400a-第一位线导电层；400b-第二位线导电层；400c-第三位线导电层；400d-位线遮蔽层；400e-隔离侧墙；400f-位线导电层；
BL1-第一位线结构；BL1-第二位线结构；Tr-位线沟槽；Tr1-第一位线沟槽；Tr2-第二位线沟槽；
X1-金属硅化物层的宽度尺寸；
X2-位线导电层的宽度尺寸；
H1-第一深度位置；
H2-第二深度位置。
具体实施方式
下面将结合示意图对本实用新型的具体实施方式进行更详细的描述。根据下列描述，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
实施例一
图2d为本实施例中的存储器的部分结构示意图，图2e为图2d中的存储器的简化版图，其中图2d为图2e中的存储器在a-a’和b-b’方向上的剖面示意图。
如图2d和图2e所示，所述存储器包括：衬底100以及形成在所述衬底100内的字线结构WL。其中，所述衬底100中形成有多个沿第一预定方向(Z方向)延伸的有源区AA和沟槽隔离结构STI，沟槽隔离结构STI分隔相邻的有源区AA。其中，多个所述有源区AA呈阵列式排布，并通过所述沟槽隔离结构STI使各个有源区AA之间相互独立，避免有源区AA之间相互干扰。
进一步的，所述衬底100中还形成有字线沟槽，所述字线沟槽即用于容纳所述字线结构WL。具体的，所述字线沟槽沿着第三预定方向(X方向)延伸，以穿过相应的有源区AA和沟槽隔离结构STI，以及所述字线沟槽中具有位于所述沟槽隔离结构STI中的部分以及位于所述有源区AA中的部分。
本实施例中，位于所述沟槽隔离结构STI中的字线沟槽的开口尺寸大于位于所述有源区AA中的字线沟槽的开口尺寸。进一步的，位于所述沟槽隔离结构STI中的字线沟槽的底部位置也更低于位于所述有源区AA中的字线沟槽的底部位置。
如上所述，所述字线沟槽穿过对应的有源区AA和沟槽隔离结构STI，因此所述字线结构WL也相应的穿过有源区AA和沟槽隔离结构STI。本实施例中，所述字线结构WL在沟槽隔离结构STI中的底部位置低于所述字线结构WL在有源区AA中的底部位置，以及所述字线结构WL的顶部位置位于同一高度位置。所述字线结构WL形成在字线沟槽中，所以可以形成埋入在有源区AA中以具有弯曲结构的沟道区域。因而，与线形沟道区域相比，弯曲的沟道区域能够具有相对较大的长度，可以改善晶体管的短沟道效应。
继续参考图2d和图2e所示，所述字线结构WL包括栅介质层200a、栅导电层200b及栅绝缘层200c，其中，所述栅介质层200a覆盖所述字线沟槽的内壁，所述栅导电层200b位于所述栅介质层200a上并填充部分深度的所述字线沟槽，所述栅绝缘层200c位于所述栅导电层200b上并填充所述字线沟槽的剩余深度。
进一步的，所述有源区AA例如用于构成存储晶体管，在所述有源区AA中还可形成有源/漏区，所述源/漏区包括第一源/漏区和第二源/漏区，所述第一源/漏区和所述第二源/漏区分别位于所述字线结构WL的两侧，以共同构成所述存储晶体管。可以理解的是，所述第一源/漏区和第二源/漏区的底部更低于所述栅导电层200b的顶部，使得所述第一源/漏区和第二源/漏区与所述栅导电层200b之间具有交叠的区域。
继续参考图2d和图2e所示，本实施例中，所述衬底100上还形成有阻挡层，所述阻挡层从下至上包括第一阻挡层300a及第二阻挡层300b。所述第一阻挡层300a的材质可以包括氮化硅、氧化硅、氧氮化硅及其组合中的至少一种。所述第二阻挡层300b的材质可以包括氮化硅、氧化硅、氧氮化硅及其组合中的至少一种。
继续参考图2d和图2e所示，多条位线结构BL形成在所述衬底100上，且沿着第二预定方向(Y方向)延伸以穿过相应的有源区AA。参考图2d所示，所述位线结构BL中包括位线导电层，所述位线导电层包括从下至上依次堆叠设置的第一位线导电层400a、第二位线导电层400b和第三位线导电层400c。其中，第一位线导电层400a的材质例如包括掺杂的多晶硅，所述第二位线导电层400b的材质例如包括氮化钛，所述第三位线导电层200c的材质例如包括钨。
进一步地，所述位线结构BL还可包括位线遮蔽层400d和隔离侧墙400e。其中，所述位线遮蔽层400d形成在依次堆叠的位线导电层的上方，以及所述隔离侧墙400e至少覆盖所述依次堆叠的位线导电层的侧壁和所述位线遮蔽层400d的侧壁。
本实施例中，在垂直高度方向上，所述第一位线导电层400a、第二位线导电层400b、第三位线导电层400c以及所述位线遮蔽层400d的宽度尺寸相等，所述隔离侧墙400e覆盖在所述位线导电层及所述位线遮蔽层400d的侧壁。参阅图2d所示，在垂直高度方向上，所述位线导电层与所述位线遮蔽层400d的宽度尺寸均为X2。
继续参考图2d和图2e所示，每条所述位线结构BL均具有位于衬底100上的部分以及从衬底100上延伸至所述有源区AA中的部分。为了便于描述，将所述位线结构BL位于所述衬底100上的部分称为第一位线结构BL1，将所述位线结构BL从所述衬底100上延伸至所述有源区AA中的部分称为第二位线结构BL2。所述第一位线结构BL1位于所述衬底100上，且位于所述沟槽隔离结构STI的正上方；所述第二位线结构BL2从所述衬底100上穿过所述第一阻挡层300a及所述第二阻挡层300b并延伸至所述有源区AA中。或者也可以理解为，所述第一位线结构BL1及所述第二位线结构BL2是一条位线结构BL的两个部分。
继续参考图2d所示，所述第二位线结构BL2与所述有源区AA之间形成有一金属硅化物层500，所述金属硅化物层500的上下表面分别电性连接所述第二位线结构BL2中的第一位线导电层400a及所述有源区AA，从而将所述位线结构BL与所述有源区AA电性连接。可以理解的是，所述金属硅化物层500使得所述位线结构BL与所述有源区AA之间形成欧姆接触，从而降低了所述位线结构BL与所述有源区AA之间的接触电阻，提高了存储器的性能。
可选的，所述金属硅化物层500的材质可以是钴硅化物、钛硅化物、多晶硅化物、钨硅化物、钼硅化物、钽硅化物或铂硅化物中的一种或多种，本实用新型不作限制。
进一步地，本实施例中，在垂直于高度方向上，所述金属硅化物层500的宽度尺寸X1大于所述位线导电层的宽度尺寸X2。也即是说，所述位线导电层及所述位线遮蔽层400d均形成在所述金属硅化物层500的上方，并且，所述金属硅化物层500的宽度较大，可以保证所述位线导电层的底部完全通过所述金属硅化物层500与所述有源区AA接触，从而进一步降低了位线结构BL与有源区AA之间的接触电阻。
下面结合附图1和图2a～图2e对本实施例中形成如上所述的存储器的方法进行详细说明。其中，图1为本实用新型实施例中的存储器的形成方法的流程示意图，图2a～图2e为本实用新型实施例中的存储器在其制备过程中形成的结构的示意图。
如图1所示，所述存储器的形成方法包括：
步骤S100：提供衬底，所述衬底包括若干沿第一预定方向延伸的有源区；
步骤S200：形成多条位线结构于所述衬底上，所述位线结构沿着第二预定方向延伸以穿过相应的有源区，所述位线结构位于所述衬底上的部分构成第一位线结构，所述位线结构自所述衬底上延伸至所述有源区中的部分构成第二位线结构；以及，
步骤S300：形成金属硅化物层于所述第二位线结构与所述有源区之间，以电性连接所述有源区与所述第二位线结构。
具体的，首先参考图2a所示，执行步骤S100，提供一衬底100，所述衬底100中形成有沟槽隔离结构STI，并由所述沟槽隔离结构SIT界定出多个沿第一预定方向延伸的有源区AA。
接着继续参考图2a所示，形成字线结构WL在所述衬底100中，所述字线结构WL沿第三预定方向延伸，并穿过相应的有源区AA和沟槽隔离结构STI。进一步的，位于所述有源区AA中的字线结构WL的横向宽度(在垂直于高度方向上的宽度尺寸)小于位于所述沟槽隔离结构STI中的字线结构WL的横向宽度；位于所述有源区AA中的字线结构WL的底部低于位于所述沟槽隔离结构STI中的字线结构WL的底部。
形成所述字线结构WL的步骤可以如下：
形成字线沟槽(未示出)在所述衬底100中且所述字线沟槽沿第三预定方向延伸；
形成栅介质层200a在所述衬底100上，所述栅介质层200a覆盖所述字线沟槽的内壁，所述栅介质层200a可以作为隔离字线和有源区AA的绝缘层；
接着形成栅导电层200b在所述字线沟槽中，所述栅导电层200b是一具有导电性的膜层，例如多晶硅或者钨等。所述栅导电层200b填充部分深度的字线沟槽；具体的，例如可通过回刻蚀工艺降低所述栅导电层200b在字线沟槽中的高度，以使所述栅导电层200b的顶表面低于所述衬底100的上表面。这样一来，所述字线沟槽的下部被所述栅导电层200b填满，所述字线沟槽的上部仍处于空置状态；
形成栅绝缘层200c在所述栅导电层200b上，所述栅绝缘层200c覆盖所述栅导电层200b并完全填充所述字线沟槽，所述栅介质层200a、栅导电层200b及栅绝缘层200c共同构成所述字线结构WL。
需要说明的是，虽然本实施例的附图中未示出衬底100表面上的掩模层，然而应当认识到，在刻蚀所述衬底100以形成所述字线沟槽的过程中，所述衬底100的表面上通常都会形成有掩模层，以避免衬底100中非对应沟槽的区域被刻蚀。
继续参考图2a所示，所述存储器的形成方法还包括：形成源/漏区在所述衬底100中，所述源/漏区的侧缘边界延伸至字线沟槽靠近顶部开口的侧壁，并且所述源/漏区的底部边界低于所述栅导电层200b的顶部位置，以使所述源/漏区和所述栅导电层200b之间具有相互正对的交叠区域，并且在所述交叠区域中，所述栅导电层200b和所述源/漏区之间利用所述栅介质层200a相互分隔。
具体的，所述源/漏区包括第一源/漏区和第二源/漏区，所述第一源/漏区和所述第二源/漏区分别位于所述字线结构WL的两侧。本实施例中，所述第一源/漏区的侧缘边界还延伸至所述沟槽隔离结构STI的侧壁。
需要说明的是，本实施例中，是在形成所述字线沟槽并形成字线结构WL之后，再制备所述源漏区。然而，在其他实施例中，也可以优先形成所述源漏区，接着再依次制备字线沟槽和字线结构WL，此处不做限制。
继续参考图2a所示，所述衬底100从下至上顺次形成第一阻挡层300a和第二阻挡层300b，所述第一阻挡层300a和所述第二阻挡层300b共同构成阻挡层。所述阻挡层可以在后续刻蚀工艺中保护所述衬底100。
参考图2b所示，执行步骤S200及步骤S300，形成位线结构在所述衬底100上。在形成位线结构时，需要先形成位线沟槽Tr。具体的，在所述阻挡层上形成掩模层310，然后图形化所述掩模层310以形成位线沟槽Tr，由于所述位线沟槽Tr在后续步骤中形成位线结构，所以所述位线沟槽Tr需要沿着第二预定方向延伸。
如图2b所述，所述位线沟槽Tr的一部分位于所述掩模层310中，所述位线沟槽Tr的另一部分从所述掩模层310中穿过所述阻挡层并向下延伸至所述衬底100的有源区AA中。为了便于描述，将所述位线沟槽Tr位于所述掩模层310中的部分称为第一位线沟槽Tr1，将所述位线沟槽Tr从所述掩模层310延伸至所述衬底100的有源区AA中部分称为第二位线沟槽Tr2。
可以理解的是，所述第一位线沟槽Tr1通过刻蚀所述掩模层310即可形成；而所述第二位线沟槽Tr2需要由上至下顺次刻蚀所述掩模层310、阻挡层以及所述衬底100的部分有源区AA而形成。由于器件尺寸的微缩，相邻的字线结构WL之间的横向尺寸进一步缩短，为了增大位线结构，通常会将所述第二位线沟槽Tr2横向延伸至字线结构WL的栅导电层200b的上方。也即，在形成所述第二位线沟槽Tr2时，还会刻蚀去除所述字线结构WL的栅绝缘层200c侧壁的部分高度，使得所述第二位线沟槽Tr2横向拓宽。
进一步地，所述第二位线沟槽Tr2的底部需要高于所述字线结构WL中的栅导电层200b的顶部，从而防止损坏所述字线结构WL2中的栅导电层200b。
参考图2c所示，在所述第二位线沟槽Tr2中形成金属硅化物层500，所述金属硅化物层500覆盖所述第二位线沟槽Tr2的底部。
本实施例中，所述金属硅化物层500采用自对准硅化物工艺形成。具体而言，以所述金属硅化物层500的材质为钛硅化物为例，所述金属硅化物层500的形成步骤包括：
首先，在所述衬底100上整面形成钛金属层，所述钛金属层覆盖所述阻挡层的表面、所述掩模层310的表面以及所述第一位线沟槽Tr1和第二位线沟槽Tr2的内壁；
接着进行第一次快速退火处理，使得所述钛金属层与所述有源区AA接触的部分(第二位线沟槽Tr2底部的钛金属层)与衬底100中的硅反应生成钛硅化物；
接着，通过诸如氢氧化铵和双氧水的湿法刻蚀工艺去除所有未参与反应的钛金属层，留下第二位线沟槽Tr2底部的钛硅化物；
最后，进行第二次快速退火处理，产生具有低电阻率的金属硅化物相。
本实施例采用自对准硅化物工艺形成所述金属硅化物层500，从而可以避免对准误差，但应理解，所述金属硅化物层500也可以采用其他工艺形成，本实用新型不作限制。
请参阅图2d所示，在所述位线沟槽Tr中形成位线结构BL并去除所述掩膜层。所述位线结构BL包括位线导电层，所述位线导电层包括依次堆叠设置的三层材质不同的导电材料层。基于此，即可使所形成的位线结构BL包括第一位线导电层400a、第二位线导电层400b和第三位线导电层400c。进一步的，所述位线结构BL还包括位线遮蔽层400d，所述位线遮蔽层400d可以为图形化的膜层并形成在所述位线导电层的上方。可选的方案中，例如是利用所述图形化的位线遮蔽层400d对其下方的导电材料层依次进行图形化过程。本实施例中，所述位线结构BL的形成方法还包括：形成隔离侧墙400e在所述第一位线导电层400a、第二位线导电层400b、第三位线导电层400c和位线遮蔽层400d的侧壁上。
请参阅图2d所示，所述位线结构BL包括第一位线结构BL1和第二位线结构BL2，所述第一位线结构BL1位于所述衬底100上，而所述第二位线结构BL2从所述衬底100上延伸至所述有源区中，并且，所述第二位线结构BL2是形成于所述金属硅化物层500上的，并通过所述金属硅化物层500与所述有源区AA电性连接。
实施例二
图3为本实施例中的存储器的部分结构示意图。如图3所示，与实施例一的区别在于，本实施例中，所述位线结构BL中的位线导电层400f为单个膜层，并且，所述位线导电层400f的材质与所述栅导电层200b的材质相同。
具体而言，所述位线结构BL包括单层的位线导电层400f、位线遮蔽层400d及隔离侧墙400e，所述位线遮蔽层400d覆盖所述位线导电层400f，所述隔离侧墙400e覆盖所述位线导电层400f及所述位线遮蔽层400d的侧壁。本实施例中，所述栅导电层200b的材质为掺杂的多晶硅，所述位线导电层400f的材质也为掺杂的多晶硅，但不应以此为限。
请继续参阅图3，进一步地，形成本实施例中的存储器的方法可以与实施例一中形成所述存储器的方法相同。区别仅在于，在形成所述位线结构BL的位线导电层时，仅形成与所述栅导电层200b的材质相同的膜层，然后刻蚀形成所述位线导电层400f。相较于实施例一，本实施例简化了所述位线结构BL的结构，形成位线结构BL的工艺可以更加简单。
实施例三
图4为本实施例中的存储器的部分结构示意图。如图4所示，与实施例一的区别在于，本实施例中，所述隔离侧墙400e还覆盖所述金属硅化物层500的侧壁。
具体而言，所述金属硅化物层500以及所述位线导电层与所述第二位线沟槽的侧壁有间隙，所述隔离侧墙400e填充在所述间隙中以同时覆盖所述金属硅化物层500及所述位线导电层的侧壁。此时，在垂直于高度方向上，所述金属硅化物层500的宽度尺寸X1等于所述位线导电层的宽度尺寸X2。
本实施例中，所述金属硅化物层500及所述隔离侧墙400e均形成在位线沟槽中，并且所述金属硅化物层500的底部与所述隔离侧墙400e位于所述衬底100的同一深度位置。
请继续参阅图4，进一步地，形成本实施例中的存储器的方法可以与实施例一中形成所述存储器的方法相同。区别仅在于，在形成所述位线导电层的过程中，可以将所述金属硅化物层500的侧壁也刻蚀部分，使得所述金属硅化物层500与形成的位线导电层的宽度尺寸相等。相较于实施例一，本实施例中的所述隔离侧墙400e可以同时保护所述金属硅化物层500以及所述位线导电层，可以防止所述金属硅化物层500对字线结构WL造成干扰。
实施例四
图5为本实施例中的存储器的部分结构示意图。如图5所示，与实施例三的区别在于，本实施例中，所述隔离侧墙400e底部在所述衬底100中的深度位置低于所述金属硅化物层500底部在所述衬底100中的深度位置。
具体而言，请继续参阅图5，所述隔离侧墙400e的底部位于所述衬底100的第一深度位置H1，所述金属硅化物层500的底部位于所述衬底100中的第二深度位置H2，所述第一深度位置H1低于所述第二深度位置H2。或者也可以理解为，所述金属硅化物层500位于位线沟槽中，所述隔离侧墙400e位于所述位线沟槽中，且从所述位线沟槽的底部向下再延伸了一定的深度。
应理解，本实施例中，在垂直于高度方向上，所述金属硅化物层500的宽度尺寸X1等于所述位线导电层的宽度尺寸X2。
请继续参阅图5，进一步地，形成本实施例中的存储器的方法可以与实施例三中形成所述存储器的方法相同。区别仅在于，在形成所述位线导电层的过程中，可以将所述金属硅化物层500的侧壁也刻蚀部分，使得所述金属硅化物层500与形成的位线导电层的宽度尺寸相等，并且，还将所述位线沟槽底部的衬底100也刻蚀了一定深度，使得所述位线沟槽位于所述金属硅化物层500的两端的部分向所述衬底100中延伸至第一深度位置H1。接着，在所述位线沟槽中形成所述隔离侧墙400e，所述隔离侧墙400e从所述第一深度位置H1向上延伸，并且覆盖所述金属硅化物层500以及位线导电层的侧壁。
相较于实施例三，本实施例中的所述隔离侧墙400e可以更好的保护所述金属硅化物层500以及所述位线导电层，提高了防止所述金属硅化物层500对字线结构WL造成干扰的效果。
综上，在本实用新型实施例提供的存储器中，衬底包括若干沿第一预定方向延伸的有源区；所述衬底形成有多条且沿着第二预定方向延伸并穿过相应的有源区的位线结构，所述位线结构位于所述衬底上的部分构成第一位线结构，所述位线结构自所述衬底上延伸至所述有源区中的部分构成第二位线结构；所述第二位线结构与所述有源区之间形成有金属硅化物层，通过所述金属硅化物层电性连接所述有源区与所述第二位线结构，由于所述金属硅化物层具有较低的电阻率，从而可以降低有源区与所述第二位线结构之间的接触电阻，进而了提高存储器的性能。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，虽然本实用新型已以较佳实施例披露如上，然而上述实施例并非用以限定本实用新型。对于任何熟悉本领域的技术人员而言，在不脱离本实用新型技术方案范围情况下，都可利用上述揭示的技术内容对本实用新型技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本实用新型技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本实用新型的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本实用新型实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
上述仅为本实用新型的优选实施例而已，并不对本实用新型起到任何限制作用。任何所属技术领域的技术人员，在不脱离本实用新型的技术方案的范围内，对本实用新型揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本实用新型的技术方案的内容，仍属于本实用新型的保护范围之内。
Claims (6)
1.一种存储器，其特征在于，包括：
衬底，包括若干沿第一预定方向延伸的有源区；
多条位线结构，位于所述衬底上，且沿着第二预定方向延伸以穿过相应的有源区，所述位线结构位于所述衬底上的部分构成第一位线结构，所述位线结构自所述衬底上延伸至所述有源区中的部分构成第二位线结构；以及，
金属硅化物层，位于所述第二位线结构与所述有源区之间，用于电性连接所述有源区与所述第二位线结构。
2.如权利要求1所述的存储器，其特征在于，所述位线结构包括位线导电层、位线遮蔽层及隔离侧墙，所述位线遮蔽层覆盖所述位线导电层的顶壁，所述隔离侧墙至少覆盖所述位线导电层以及所述位线遮蔽层的侧壁。
3.如权利要求2所述的存储器，其特征在于，所述隔离侧墙还覆盖所述金属硅化物层的侧壁。
4.如权利要求2或3所述的存储器，其特征在于，在垂直于高度方向上，所述金属硅化物层的宽度尺寸大于或等于所述位线导电层的宽度尺寸。
5.如权利要求3所述的存储器，其特征在于，所述隔离侧墙的底部位于所述衬底中的第一深度位置，所述金属硅化物层的底部位于所述衬底的第二深度位置，所述第一深度位置低于所述第二深度位置。
6.如权利要求1所述的存储器，其特征在于，所述金属硅化物层的材质包括钴硅化物、钛硅化物、钨硅化物、钼硅化物、钽硅化物或铂硅化物中的一种或多种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202020747940.8U CN211700282U (zh) | 2020-05-08 | 2020-05-08 | 存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202020747940.8U CN211700282U (zh) | 2020-05-08 | 2020-05-08 | 存储器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN211700282U true CN211700282U (zh) | 2020-10-16 |
Family
ID=72783879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202020747940.8U Active CN211700282U (zh) | 2020-05-08 | 2020-05-08 | 存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN211700282U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111540738A (zh) * | 2020-05-08 | 2020-08-14 | 福建省晋华集成电路有限公司 | 存储器及其形成方法 |
-
2020
- 2020-05-08 CN CN202020747940.8U patent/CN211700282U/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111540738A (zh) * | 2020-05-08 | 2020-08-14 | 福建省晋华集成电路有限公司 | 存储器及其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111463205B (zh) | 存储器及其形成方法 | |
| KR101645257B1 (ko) | 수직 채널 트랜지스터를 구비한 반도체 소자 | |
| US8372710B2 (en) | Vertical transistors | |
| KR100660881B1 (ko) | 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법 | |
| US7920400B2 (en) | Semiconductor integrated circuit device and method of fabricating the semiconductor integrated circuit device | |
| CN111710679B (zh) | 存储器及其形成方法 | |
| CN111463208B (zh) | 存储器及其形成方法 | |
| US9048293B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20090004813A1 (en) | Method for fabricating semiconductor device with vertical channel transistor | |
| CN111540738B (zh) | 存储器及其形成方法 | |
| CN115000069A (zh) | 存储器 | |
| CN211555887U (zh) | 存储器 | |
| CN212010971U (zh) | 半导体存储装置 | |
| CN216213456U (zh) | 半导体存储装置 | |
| EP1717852A2 (en) | Manufacturing method for a trench capacitor for use in a semiconductor memory cell | |
| CN113192954B (zh) | 半导体器件及其制备方法 | |
| CN212136449U (zh) | 存储器 | |
| CN211700282U (zh) | 存储器 | |
| CN211350646U (zh) | 存储器 | |
| CN216354217U (zh) | 动态随机存取存储器 | |
| CN111640757A (zh) | 存储器及其形成方法 | |
| CN211700281U (zh) | 存储器 | |
| US7952138B2 (en) | Memory circuit with field effect transistor and method for manufacturing a memory circuit with field effect transistor | |
| US6747306B1 (en) | Vertical gate conductor with buried contact layer for increased contact landing area | |
| US20050275006A1 (en) | [multi-gate dram with deep-trench capacitor and fabrication thereof] |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |