CN211653636U - 一种fpga芯片自动复位重启电路 - Google Patents
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Abstract
本实用新型公开了一种FPGA芯片自动复位重启电路，FPGA芯片的配置完成引脚与初始化完成引脚分别与第一与门逻辑芯片的输入端电连；第一与门逻辑芯片的输出端与FPGA芯片的自校验错误引脚分别与第二与门逻辑芯片的输入端电连；第二与门逻辑芯片的输出端和D型触发器芯片的时钟端电连；喂狗信号和D型触发器芯片的反向输出端分别与第三与门逻辑芯片的输入端电连；第三与门逻辑芯片的输出端与看门狗定时器芯片的信号输入端电连；看门狗定时器芯片的复位信号输出端分别与FPGA芯片的配置控制引脚、D型触发器芯片的复位端电连。本实用新型能够实现FPGA芯片自动复位重启。
Description
技术领域
本实用新型涉及一种FPGA芯片自动复位重启电路，属于工业自动化控制技术领域。
背景技术
当前FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA最初的应用领域也是传统的应用领域，通信领域，但随着信息产业以及微电子计数发展，FPGA的应用范围包括航空航天、汽车、医疗、工业控制等领域。
在工业控制、航空航天等领域对系统的稳定性要求是非常高的，而基于FPGA芯片开发的模件往往会因为自身的自校验错误或者由于长时间的运行导致程序跑偏等等从而使得模件CPU运行卡死，而目前已有的基于FPGA芯片开发的模件通常仅有单一的上电复位重启电路或者不设计外围复位重启电路，所以一旦出现上述情况，就只能人为重新上电，十分麻烦，并降低了FPGA芯片工作运行的可靠性与安全性。
实用新型内容
本实用新型的目的在于克服现有技术中的不足，提供一种FPGA芯片自动复位重启电路，能够实现FPGA芯片自动复位重启。
为达到上述目的，本实用新型是采用下述技术方案实现的：
一种FPGA芯片自动复位重启电路，包括D型触发器芯片、看门狗定时器芯片、第一与门逻辑芯片、第二与门逻辑芯片和第三与门逻辑芯片；
所述FPGA芯片的配置完成引脚与初始化完成引脚分别与第一与门逻辑芯片的输入端电连；第一与门逻辑芯片的输出端与FPGA芯片的自校验错误引脚分别与第二与门逻辑芯片的输入端电连；第二与门逻辑芯片的输出端和所述D型触发器芯片的时钟端电连；喂狗信号和D型触发器芯片的反向输出端分别与第三与门逻辑芯片的输入端电连；第三与门逻辑芯片的输出端与所述看门狗定时器芯片的信号输入端电连；看门狗定时器芯片的复位信号输出端分别与FPGA芯片的配置控制引脚、D型触发器芯片的复位端电连。
进一步的，还包括第一上拉电阻，第二上拉电阻，第三上拉电阻和第一电源；所述FPGA芯片的配置完成引脚、初始化完成引脚和配置控制引脚分别与第一电源串联所述第一上拉电阻，第二上拉电阻和第三上拉电阻。
进一步的，所述第一上拉电阻，第二上拉电阻，第三上拉电阻的阻值均为10KΩ。
进一步的，还包括第四上拉电阻，第五上拉电阻和第二电源；所述D型触发器芯片的置位端、数据端分别与第二电源串联所述第四上拉电阻，第五上拉电阻。
进一步的，所述第四上拉电阻，第五上拉电阻的阻值均为10KΩ。
进一步的，所述D型触发器芯片的工作电源端与第二电源相电连。
进一步的，所述D型触发器芯片的电源接地端接0V参考电平。
进一步的，所述第一电源电压为+3.3V。
进一步的，所述第二电源电压为+3.3V。
与现有技术相比，本实用新型所达到的有益效果是：
当FPGA芯片的自校验错误引脚输出高电平信号或者喂狗信号不正常时，看门狗定时器的复位信号输出端输出低电平信号，FPGA芯片开始自动复位重启；同时看门狗定时器芯片的复位信号输出端与D型触发器芯片的复位端相电连实现互锁，以保证FPGA芯片能够复位重启成功。
附图说明
图1是根据本实用新型实施例提供的一种FPGA芯片自动复位重启电路图；
图2是FPGA芯片正常运行时的控制方法流程示意图；
图3是FPGA芯片自校验错误时的FPGA芯片自动复位重启方法流程示意图；
图4是喂狗信号不正常时的FPGA芯片自动复位重启方法流程示意图。
具体实施方式
下面结合附图对本实用新型作进一步描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。
如图1所示，本实用新型实施例所提供的FPGA芯片自动复位重启电路，包括D型触发器芯片、看门狗定时器芯片、第一与门逻辑芯片、第二与门逻辑芯片、第三与门逻辑芯片、第一上拉电阻、第二上拉电阻、第三上拉电阻、第一电源、第四上拉电阻，第五上拉电阻和第二电源；
其中FPGA芯片的配置完成引脚为CONF_DONE引脚，FPGA芯片的初始化完成引脚为INIT_DONE引脚，FPGA芯片的自校验错误引脚为CRC_ERROR引脚，FPGA芯片的配置控制引脚为nCONFIG引脚；
D型触发器芯片的时钟端为引脚CLK，D型触发器的输出端为引脚Q，D型触发器的反向输出端为引脚
D型触发器芯片的复位端为引脚R，D型触发器芯片的置位端为引脚S，D型触发器芯片的数据端为引脚D，D型触发器芯片的工作电源端为引脚VCC，D型触发器芯片的电源接地端为引脚GND；
喂狗信号为WDT_PLUSE；看门狗定时器芯片的信号输入端为引脚WDI；看门狗定时器芯片的复位信号输出端为引脚
FPGA芯片的引脚CONF_DONE与引脚INIT_DONE分别与第一与门逻辑芯片的输入端电连；第一与门逻辑芯片的输出端与FPGA芯片的引脚CRC_ERROR分别与第二与门逻辑芯片的输入端电连；第二与门逻辑芯片的输出端和D型触发器芯片的引脚CLK电连；WDT_PLUSE和D型触发器芯片的引脚
分别与第三与门逻辑芯片的输入端电连；第三与门逻辑芯片的输出端与看门狗定时器芯片的引脚WDI电连；看门狗定时器芯片的引脚
分别与FPGA芯片的引脚nCONFIG、D型触发器芯片的引脚R电连；
FPGA芯片的引脚CONF_DONE、引脚INIT_DONE和引脚nCONFIG分别与电源电压为+3.3V的第一电源串联阻值均为10KΩ的第一上拉电阻，第二上拉电阻和第三上拉电阻，以保证FPGA芯片的正常运行时，上述引脚均为高电平；D型触发器芯片的引脚S、引脚D分别与电源电压为+3.3V的第二电源串联阻值均为10KΩ的第四上拉电阻和第五上拉电阻，以保证D型触发器芯片的正常运行时，上述引脚均为高电平；
D型触发器芯片的引脚VCC与电源电压为+3.3V的第二电源相电连，D型触发器芯片的引脚GND接0V参考电平，用于保证D型触发器芯片的正常使用。
如图2所示，FPGA芯片正常运行时，FPGA芯片的引脚CRC_ERROR为低电平状态，FPGA芯片的引脚CONF_DONE和引脚INIT_DONE由上拉电阻拉至高电平，与门U2就输出低电平，D型触发器的引脚CLK即为低电平，由于该触发器是一种上升沿触发的，所以此时D型触发器不会触发，引脚
即为高电平，正常运行时喂狗信号WDT_PLUSE正常，所以与门U3的输出端正常，看门狗定时器的引脚WDI正常，此时将不会发出复位重启信号，FPGA芯片的引脚nCONFIG和看门狗定时器的引脚
也都由上拉电阻拉至高电平，FPGA芯片正常工作。
以下分两种情况，对采用本实用新型实施例提供的FPGA芯片自动复位重启电路的自动复位重启方法进行分析：
(1)当FPGA芯片自校验错误时，本实用新型实施例提供的FPGA芯片自动复位重启电路的自动复位重启方法如图3所示：FPGA芯片的引脚CRC_ERROR为高电平状态，FPGA芯片的引脚CONF_DONE和引脚INIT_DONE由上拉电阻拉至高电平，与门U2就输出高电平，D型触发器的引脚CLK即为高电平，由于该触发器是一种上升沿触发的，所以此时D型触发器触发，就把D型触发器引脚D的高电平状态传递给引脚Q,所以此时引脚
即为低电平，无论喂狗信号WDT_PLUSE正常与否，与门U3的输出端都为低电平，看门狗定时器的引脚WDI为低电平，当此引脚超过940ms检测不到变位，就会发出复位重启信号，看门狗定时器的引脚
发出低电平，FPGA芯片的引脚nCONFIG也被拉至低电平，FPGA芯片开始自动复位重启重启，在FPGA芯片复位重启的同时由于看门狗定时器的引脚
与D型触发器引脚R的互锁关系，又将D型触发器引脚
拉至高电平，如果没有这种互锁关系，D型触发器引脚
将一直处于低电平，FPGA芯片会一直处于复位重启的状态中。
(2)当喂狗信号不正常时，本实用新型实施例提供的FPGA芯片自动复位重启电路的自动复位重启方法如图4所示，WDT_PLUSE不正常时，无论D型触发器引脚
处于何种状态，与门U3的输出端都不会发生变位，看门狗定时器的引脚WDI不会发生变位，当此引脚超过940ms检测不到变位，就会发出复位重启信号，看门狗定时器的引脚
发出低电平，FPGA芯片的引脚nCONFIG也被拉至低电平，FPGA芯片开始自动复位重启重启，当重启成功后WDT_PLUSE将会恢复正常,在FPGA芯片复位重启的同时由于看门狗定时器的引脚
与D型触发器引脚R的互锁关系，又将D型触发器引脚
拉至高电平。
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本实用新型的保护范围。
Claims (9)
1.一种FPGA芯片自动复位重启电路，其特征在于，包括D型触发器芯片、看门狗定时器芯片、第一与门逻辑芯片、第二与门逻辑芯片和第三与门逻辑芯片；
所述FPGA芯片的配置完成引脚与初始化完成引脚分别与第一与门逻辑芯片的输入端电连；第一与门逻辑芯片的输出端与FPGA芯片的自校验错误引脚分别与第二与门逻辑芯片的输入端电连；第二与门逻辑芯片的输出端和所述D型触发器芯片的时钟端电连；喂狗信号和D型触发器芯片的反向输出端分别与第三与门逻辑芯片的输入端电连；第三与门逻辑芯片的输出端与所述看门狗定时器芯片的信号输入端电连；看门狗定时器芯片的复位信号输出端分别与FPGA芯片的配置控制引脚、D型触发器芯片的复位端电连。
2.根据权利要求1所述的FPGA芯片自动复位重启电路，其特征在于，还包括第一上拉电阻，第二上拉电阻，第三上拉电阻和第一电源；所述FPGA芯片的配置完成引脚、初始化完成引脚和配置控制引脚分别与第一电源串联所述第一上拉电阻，第二上拉电阻和第三上拉电阻。
3.根据权利要求2所述的FPGA芯片自动复位重启电路，其特征在于，所述第一上拉电阻，第二上拉电阻，第三上拉电阻的阻值均为10KΩ。
4.根据权利要求1所述的FPGA芯片自动复位重启电路，其特征在于，还包括第四上拉电阻，第五上拉电阻和第二电源；所述D型触发器芯片的置位端、数据端分别与第二电源串联所述第四上拉电阻，第五上拉电阻。
5.根据权利要求4所述的FPGA芯片自动复位重启电路，其特征在于，所述第四上拉电阻，第五上拉电阻的阻值均为10KΩ。
6.根据权利要求4所述的FPGA芯片自动复位重启电路，其特征在于，所述D型触发器芯片的工作电源端与第二电源相电连。
7.根据权利要求1所述的FPGA芯片自动复位重启电路，其特征在于，所述D型触发器芯片的电源接地端接0V参考电平。
8.根据权利要求2所述的FPGA芯片自动复位重启电路，其特征在于，所述第一电源的电压值为+3.3V。
9.根据权利要求4所述的FPGA芯片自动复位重启电路，其特征在于，所述第二电源的电压值为+3.3V。
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| CN202020444553.7U CN211653636U (zh) | 2020-03-31 | 2020-03-31 | 一种fpga芯片自动复位重启电路 |
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Cited By (2)
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|---|---|---|---|---|
| NO346155B1 (en) * | 2020-10-26 | 2022-03-28 | Kongsberg Defence & Aerospace As | Configuration authentication prior to enabling activation of a FPGA having volatile configuration-memory |
| CN114721862A (zh) * | 2022-06-09 | 2022-07-08 | 南京芯驰半导体科技有限公司 | 一种具有信号校验功能的看门狗电路及其工作方法 |
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| CN114721862B (zh) * | 2022-06-09 | 2022-09-09 | 南京芯驰半导体科技有限公司 | 一种具有信号校验功能的看门狗电路及其工作方法 |
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