CN211628706U

CN211628706U - 铁电存储器

Info

Publication number: CN211628706U
Application number: CN202020410621.8U
Authority: CN
Inventors: 戴晓望; 马科; 胡青; 吕震宇
Original assignee: Zhuhai Pai Byte Information Technology Co ltd
Current assignee: Wuxi Shunming Storage Technology Co ltd
Priority date: 2020-03-26
Filing date: 2020-03-26
Publication date: 2020-10-02
Anticipated expiration: 2030-03-26

Abstract

本实用新型涉及一种铁电存储器，包括：多个铁电存储单元，其包括铁电电容，所述铁电电容包括上极板和下极板以及位于上极板和下极板之间的铁电材料；写入电路，其被配置为能够给铁电存储单元的铁电电容两个极板分别正向和反向施加第一电压和第二电压，使得所述铁电材料分别具有对应的第一、第二、第三和第四剩余极化强度值，以写入不同的存储数据；以及读取电路，其包括参考电压产生电路和电压比较电路，电压比较电路能够将采集的铁电存储单元的铁电电容一端的电压与参考电压产生电路产生的参考电压比较以输出不同的比较结果以读取不同的存储数据。通过本实用新型，可以实现每存储单元2比特数据的存储，由此极大地提高了存储密度并提高了存储容量。

Description

铁电存储器

技术领域

本实用新型总的来说涉及半导体领域，更具体而言，涉及一种铁电存储器。

背景技术

近年来，铁电存储器作为一种高写入速度和高读写次数的新型存储器，日益受到铁电存储器是一种特殊工艺的非易失性的存储器。当电场被施加到铁晶体管时，中心原子顺着电场停在第一低能量状态位置，而当电场反转被施加到同一铁晶体管时，中心原子顺着电场的方向在晶体里移动并停在第二低能量状态。大量中心原子在晶体单胞中移动耦合形成铁电畴，铁电畴在电场作用下形成极化电荷。铁电畴在电场下反转所形成的极化电荷较高，铁电畴在电场下无反转所形成的极化电荷较低，这种铁电材料的二元稳定状态使得铁电可以作为存储器。

当移去电场后，中心原子处于低能量状态保持不动，存储器的状态也得以保存不会消失，因此可利用铁电畴在电场下反转形成高极化电荷，或无反转形成低极化电荷来判别存储单元是在“1”或“0”状态。铁电畴的反转不需要高电场，仅用一般的工作电压就可以改变存储单元是在“1”或“0”的状态；也不需要电荷泵来产生高电压以进行数据擦除，因而没有擦写延迟的现象。这种特性使铁电存储器在掉电后仍能够继续保存数据，写入速度快且具有无限次写入寿命，不容易写坏。并且，与现有的非易失性内存技术比较，铁电存储器具有更高的写入速度和更长的读写寿命。

在目前的铁电存储器中，每个存储单元存储1比特数据、即0或1。如果能够实现每存储单元更多比特位，则能极大地提升铁电存储器的存储密度或存储容量。

实用新型内容

本实用新型的任务是，提供一种铁电存储器，通过该铁电存储器，可以实现每个铁电存储单元2比特数据的存储，由此极大地提高了存储密度并提高了存储容量。

在本实用新型的第一方面，该任务通过一种铁电存储器来解决，该铁电存储器包括：

多个铁电存储单元，每个铁电存储单元包括铁电电容，所述铁电电容包括上极板和下极板以及位于上极板和下极板之间的铁电材料；

写入电路，其被配置为能够给铁电存储单元的铁电电容两个极板分别正向和反向施加第一电压和第二电压，使得所述铁电材料分别具有对应的第一、第二、第三和第四剩余极化强度值，以写入不同的存储数据，其中不同的剩余极化强度值对应不同的存储数据；以及

读取电路，其包括参考电压产生电路和电压比较电路，电压比较电路能够将采集的铁电存储单元的铁电电容一端的电压与参考电压产生电路产生的参考电压比较以输出不同的比较结果以读取不同的存储数据。

在本实用新型的一个优选方案中规定，所述写入电路施加于所述铁电电容的第二电压对应的第三剩余极化强度和第四剩余极化强度的值为写入电路施加于所述铁电电容的第一电压对应的第一剩余极化强度和第二剩余极化强度的值的1/3。

在本实用新型的一个优选方案中规定，写入电路包括第一、第二、第三和第四与门，其中第一与门的两个输入端分别输入要写入信号的最高有效位和最低有效位的取反值，其输出端连接到第一与非门的输入端之一，第二与门的输入端分别输入要写入信号的最高有效位和最低有效位，其输出端连接到第二与非门的输入端之一，第三与门的输入端分别输入要写入信号的最高有效位的取反值和最低有效位，其输出端连接到第三与非门的输入端之一，并且第四与门的输入端分别输入要写入信号的最高有效位的取反值和最低有效位的取反值，其输出端连接到第四与非门的输入端之一；

第一、第二、第三和第四与非门，其中第一、第二、第三和第四与非门的输入端中的另一个分别输入写使能信号；以及

第一、第二、第三和第四晶体管，其中第一晶体管的栅极与第一与非门的输出端连接，其漏极和源极之一连接到第一电压，并且其漏极和源极中的另一个连接到要写入的铁电存储单元的位线，第二晶体管的栅极与第二与非门的输出端连接，其漏极和源极之一连接到第二电压，并且其漏极和源极中的另一个连接到要写入的铁电存储单元的位线，第三晶体管的栅极与第三与非门的输出端连接，其漏极和源极之一连接到第三电压，并且其漏极和源极中的另一个连接到要写入的铁电存储单元的位线，第四晶体管的栅极与第四与非门的输出端连接，其漏极和源极之一连接到第四电压，并且其漏极和源极中的另一个连接到要写入的铁电存储单元的位线。

在本实用新型的一个优选方案中规定，读取电路包括：

四个参考单元，其被配置为在被写入00、01、10、11之一的情况下分别在其位线上生成分别与00、01、10、11相对应的第一、第二、第三和第四位线电压，其中第一、第二、第三和第四位线电压依次升高；

第一参考电压生成电路，根据所述第一和第二位线电压生成第一参考电压，其中第一参考电压的大小处于所述第一和第二位线电压的大小之间；

第二参考电压生成电路根据所述第二和第三位线电压生成第二参考电压，其中第二参考电压的大小处于第二和第三位线电压的大小之间；以及

第三参考电压生成电路根据第三和第四位线电压生成第三参考电压，其中第三参考电压的大小处于第三和第四位线电压的大小之间。

在本实用新型的一个优选方案中规定，第一参考电压为第一位线电压和第二位线电压之和的平均值，第二参考电压为第二位线电压和第三位线电压之和的平均值，第三参考电压为第三位线电压和第四位线电压之和的平均值。

在本实用新型的一个优选方案中规定，所述电压比较电路包括三个电压比较器，其中第一电压比较器的一个输入端连接第一参考电压，另一个输入端连接铁电存储单元的位线；第二电压比较器的一个输入端连接第二参考电压，另一个输入端连接铁电存储单元的位线；第三电压比较器的一个输入端连接第三参考电压，另一个输入端连接铁电存储单元的位线。

在本实用新型的一个优选方案中规定，所述电压比较电路包括电压选择电路和电压比较器，其中电压选择电路的三个输入端分别输入由参考电压生成电路输出的三个参考电压之一，其输出端连接到所述电压比较器的一个输入端，

所述电压比较器的输入端中的另一个与铁电存储单元的位线连接，其输出端输出比较结果；

所述电压比较电路还包括电压比较器时钟信号控制电路，其包括一个由延时电路和一个非门,其中所述延时电路的输入端连接所述电压比较器的输出端，所述非门的输出端与电压比较器的时钟信号输入端连接。

在本实用新型的一个优选方案中规定，所述电压比较器的输出端包括第一输出端和第二输出端，第一输出端和第二输出端经与非门输出比较已就绪信号；所述读取电路还包括控制信号生成电路，所述控制信号生成电路包括两个相互连接的D触发器构成的移位寄存器，其中第一D触发器的输出端连接电压选择电路的控制信号输入端，第二D触发器的输出端连接电压比较器的时钟信号控制电路的输入端。

在本实用新型的一个优选方案中规定，所述读取电路还包括读出信号锁存电路，其包括第三D触发器用于锁存读取信号的最高有效位，第四D触发器用于锁存读取信号的最低有效位；其中所述电压比较器的输出端与该第三D触发器和第四D触发器的输入端连接，开始读的反向信号与该第三D触发器和第四D触发器的重置端连接，第一D触发器的输出端与第三D触发器的时钟信号端连接，第二D触发器的输出端与第四D触发器的时钟信号端连接。

在本实用新型的第二方面，前述任务通过一种对根据本实用新型的铁电存储器进行写入操作的方法，该方法包括

采用所述写入电路对铁电存储单元的铁电电容的两个极板分别正向和反向施加第一电压和第二电压，使得所述铁电材料分别具有对应的第一、第二、第三和第四剩余极化强度值，以写入分别与不同的剩余极化强度值对应的不同存储数据。

在本实用新型的一个优选方案中规定，该方法还包括：

采用所述读取电路生成三个参考电压，

将读取电路采集的铁电存储单元的位线电压分别与三个参考电压进行比较，依据比较的结果读出铁电存储单元存储的数据。

在本实用新型的一个优选方案中规定，该方法还包括：

采用所述读取电路生成三个参考电压，其中第三参考电压大于第二参考电压，第二参考电压大于第一参考电压；

将要读取的铁电存储单元的位线电压与第二参考电压相比较以得到第一比较结果，并且将第一比较结果作为读取结果的最高有效位；以及

如果第一比较结果为铁电存储单元的位线电压大于第二参考电压，则将所述位线电压与第三参考电压相比较以得到第二比较结果，并且将第二比较结果作为读取结果的最低有效位，并且如果第一比较结果为铁电存储单元的位线电压小于第二参考电压，则将所述位线电压与第一参考电压相比较以得到第三比较结果，并且将第三比较结果作为读取结果的最低有效位。

本实用新型至少具有如下有益效果:本实用新型的铁电存储器，通过对铁电存储单元施加不同的电压，利用铁电材料的不同极化强度表征不同的存储数据，实现每个存储单元存储多位数据，可以提高铁电存储器的存储密度，提高铁电存储器单位面积的存储容量。同时本实用新型设计一种新的铁电存储器的写入电路和读取电路，通过该写入电路和读取电路实现对铁电存储单元数据的读写。该写入电路和读取电路结构简单占用的芯片结构尺寸较小，能够降低存储器的尺寸。

附图说明

下面结合具体实施方式参考附图进一步阐述本实用新型。

图1是本实用新型的铁电存储器的一个铁电存储单元的结构示意图。

图2是本实用新型的铁电存储器的存储数据的表征原理示意图。

图3是本实用新型的铁电存储器的每个存储单元存储两位数据的电滞回线示意图。

图4A示出了根据本实用新型的铁电存储器的在读取数据时的参考电压生成电路的示意图

图4B示出了根据本实用新型的铁电存储器存储不同数据时的位线电压以及在读取数据时不同参考电压的值的示意图；

图5是根据本发器的一个实施例的读取数据电压比较电路的结构示意图，其中采用三个比较器同时进行比较。

图6是根据本实用新型的另一个实施例的读取数据电压比较电路的结构示意图，其中采用一个比较器进行两次比较。

图7A是采用图6所示的方法的数据读取比较电路的结构示意图。

图7B是图7A中控制信号CK1,CK2产生电路的结构示意图。

图7C是根据图7A中的实施例的读取信号输出电路的结构示意图。

图7D是根据图7A中的实施例的读取控制时序图。

图8A是根据本实用新型的一个实施例的数据写入电路的结构示意图。

图8B是图8A中写入电路的电压信号产生电路的结构示意图。

图8C是图8A中写入电路的控制信号产生电路的结构示意图。

图8D是图8A中写入电路的写入控制时序图。

具体实施方式

应当指出，各附图中的各组件可能为了图解说明而被夸大地示出，而不一定是比例正确的。在各附图中，给相同或功能相同的组件配备了相同的附图标记。

在本实用新型中，除非特别指出，“布置在…上”、“布置在…上方”以及“布置在…之上”并未排除二者之间存在中间物的情况。此外，“布置在…上或上方”仅仅表示两个部件之间的相对位置关系，而在一定情况下、如在颠倒产品方向后，也可以转换为“布置在…下或下方”，反之亦然。

在本实用新型中，各实施例仅仅旨在说明本实用新型的方案，而不应被理解为限制性的。

在本实用新型中，除非特别指出，量词“一个”、“一”并未排除多个元素的场景。

在此还应当指出，在本实用新型的实施例中，为清楚、简单起见，可能示出了仅仅一部分部件或组件，但是本领域的普通技术人员能够理解，在本实用新型的教导下，可根据具体场景需要添加所需的部件或组件。

在此还应当指出，在本实用新型的范围内，“相同”、“相等”、“等于”等措辞并不意味着二者数值绝对相等，而是允许一定的合理误差，也就是说，所述措辞也涵盖了“基本上相同”、“基本上相等”、“基本上等于”。以此类推，在本实用新型中，表方向的术语“垂直于”、“平行于”等等同样涵盖了“基本上垂直于”、“基本上平行于”的含义。

另外，本实用新型的各方法的步骤的编号并未限定所述方法步骤的执行顺序。除非特别指出，各方法步骤可以以不同顺序执行。

下面结合具体实施方式参考附图进一步阐述本实用新型。

如图1所示，根据本实用新型的铁电存储器的铁电存储单元100具有铁电电容器101和晶体管102。铁电电容器101具有两个极板和夹在极板之间的铁电材料。电容器101一端与板线PL连接，另一端连接到晶体管102的漏极和源极中的一个。晶体管102的栅极连接到字线WL，并且其漏极和源极中的另一个连接到位线BL。

因为铁电材料的特性，在对含有铁电材料的铁电电容施加电场时，会使铁电材料的铁电畴产生极化，在取消施加的电场时，铁电材料的铁电畴会保持一定的极化程度，即剩余极化强度。铁电材料的剩余极化强度不同会使得铁电电容两个极板之间的电场不同，这样与电容极板连接的位线BL的电压会不同。

请参阅图2所示，在读写电路200中，通过一个与位线BL连接的收集电容201来测量位线BL的电位，并通过一个模数转换器202将BL的电位转换为数字信号1或0。然后通过将BL电位的信号与参考信号比较来表征铁电存储单元存储的数据。

请参阅图3所示，在本实用新型的铁电存储器中对铁电存储单元的电容器101分别正向和反向施加VCC1和VCC2两个不同的电压，因为施加的电压不同，铁电存储单元的铁电材料的剩余极化强度不同，因此对应两个电压铁电存储单元的电滞回线300会形成图3中的两个电滞回线，即第一电滞回线301和第二电滞回线302。其中电滞回线与纵轴的交点即铁电材料的剩余极化强度Pr，通过铁电材料的剩余极化强度Pr的不同来表征不同的逻辑存储信号。

在本实施例中，第一电滞回线301与Pr轴具有第一和第二交点D和A，它们分别具有第一和第二极化强度值，在本实施例中，它们分别代表2比特数据值中的“00”和“01”；第二电滞回线202与Pr轴具有第三和第四交点H和G，它们分别具有第三和第四极化强度值，在本实施例中，它们分别代表2比特数据值中的“10”和“11”。为此，铁电存储单元优选地具有足够大的Pr窗口、即较大面积的电滞回线。通过材料的优化可以增大材料的Pr窗口，同时，通过提高读取电路的精度可以降低最小可感测的pr窗口区间，通过施加不同的电压，造成铁电材料极化程度的差异，并通过极化差异在同一个读取方式下能够读出不同的数据。实现2比特读写操作。铁电材料或铁电体本身是可以具有多个电滞回线的(如此处所述的第一和第二电滞回线)，也就是说铁电材料或铁电体根据所施加的不同电压而具有不同的电滞回线。但是在此应当指出，在具有较小Pr窗口的铁电存储单元的情况下，仍然可以实现本实用新型，只是由于四个交点(极化强度值)相距比较近，因此需要更精准的读取判定方式和写入方式，以实现较小极化强度之间的区分。

在本实用新型的该实施例中，对铁电电容所加的电压VCC1的值和VCC2的值使得第三极化强度值(“01”)的绝对值为第一极化强度值(“00”)的绝对值的1/3、即为1/3Pr，并且第四极化强度值(“10”)的绝对值为第二极化强度值(“11”)的绝对值的1/3、即为1/3Pr。通过这样的设置，可以实现数据读取/写入时较大的裕度，从而较好地避免误写入或误读。

对铁电电容分别施加不同的电压，然后取消所施加的电压，通过铁电电容的铁电材料的剩余极化强度来表征不同的逻辑存储信号，从而实现铁电存储器的“00”、“01”、“10”、“11”四个数值的写入。在此，横坐标上分别示出了对铁电电容施加的不同电压、即第一电压Vcc2、第二电压Vcc1、第三电压-Vcc1、以及第四电压-Vcc2。第一电压的绝对值大于第二电压的绝对值，并且第四电压的绝对值大于第三电压的绝对值。其中负电压表示在铁电电容的两个极板上施加的电压是与正电压施加的相反的电压。

铁电存储器是利用铁电电容中铁电材料的剩余极化强度影响与铁电电容一端连接的位线的电位，通过测量该位线的电位并与一个参考电压进行比较，而定义出该铁电存储单元的存储数据。因此为了读取存储单元所存储的数据，需要设置一个参考电压。本实用新型的铁电存储器每个存储单元可以存储2比特的数据，可以有00、01、10、11四个状态，对应的存储单元的位线电压分别为VBL₀₀、VBL₀₁、VBL₁₀、VBL₁₁，为确定存储的具体数据，需要设置三个参考电压与存储单元的位线电压进行比较以确定存储的具体数据。

请参阅图4A所示，其显示三个参考电压的设置电路、即参考电压生成电路400，在设置三个参考电压时是将数据00、01、10、11分别写入四个参考单元(未示出)，使得在所述参考单元的位线上生成分别与00、01、10、11相对应的第一、第二、第三和第四位线电压VBL₀₀、VBL₀₁、VBL₁₀、VBL₁₁，其中第一、第二、第三和第四位线电压VBL₀₀、VBL₀₁、VBL₁₀、VBL₁₁依次升高；

由参考电压生成电路400根据第一和第二位线电压VBL₀₀、VBL₀₁生成第一参考电压VREF₁，其中第一参考电压VREF₁的大小处于第一和第二位线电压的大小之间，在此，第一参考电压为第一和第二位线电压之和的1/2，即VREF₁＝(VBL₀₀+VBL₀₁)/2。

由参考电压生成电路400根据第二和第三位线电压VBL₀₁、VBL₁₀生成第二参考电压VREF₂，其中第二参考电压VREF₂的大小处于第二和第三位线电压的大小之间，在此，第二参考电压为第二和第三位线电压之和的1/2,即VREF₂＝(VBL₀₁+VBL₁₀)/2。

由参考电压生成电路400根据第三和第四位线电压VBL₁₀、VBL₁₁生成第三参考电压VREF₃，其中第三参考电压VREF₃的大小处于第三和第四位线电压的大小之间，在此，第三参考电压为第三和第四位线电压之和的1/2,即VREF₃＝(VBL₁₀+VBL₁₁)/2。

参考电压生成电路400例如可以由加法器和除法器构成，其它方式也是可设想的。

如图4B所示，第一、第二和第三参考电压VREF₁、VREF₂、VREF₃与各位线电压VBL₀₀、VBL₀₁、VBL₁₀、VBL₁₁之间的大小关系。这样当将存储单元的位线电压VBL₀₀、VBL₀₁、VBL₁₀、VBL₁₁与参考电压进行比较时即可判断出该存储单元的位线电压值，从而确定该存储单元存储的数据。

因为需要将存储单元的位线电压与三个参考电压进行比较以确定该存储单元存储的数据，根据本实用新型的一个实施例，如图5所示，可以设置三个比较器501、502、503，将存储单元的电位同时与三个参考电压进行比较而得出存储单元存储的数据，这样可以有较快到的读取速度，但设置三个比较器501、502、503占用的芯片面积会较大。

请参阅图6所示，其显示根据本实用新型的另一个实施例，设置一个电压选择电路和一个电压比较器600，采用逐次逼近的方式进行比较的方式。本实用新型的铁电存储单元存储的数据为2位数据，以D1D0表示，在读取时，首先，由比较电路、即电压比较器600将要读取的铁电存储单元的位线电压VBL与处于中间值的第二参考电压VREF₂相比较以得到第一比较结果，并且将第一比较结果作为2比特读取结果的最高有效位D1。

然后，如果铁电存储单元位线电压VBL比第二参考电压高，则第一比较结果为1，则再由比较电路、即电压比较器600将所述位线电压VBL与高于第二参考电压VREF2的第三参考电压VREF₃相比较以得到第二比较结果，并且将第二比较结果作为2比特读取结果的最低有效位D0。如果铁电存储单元位线电压VBL比第二参考电压低，则第一比较结果为0，则再由比较电路、即电压比较器600将所述位线电压VBL与低于第二参考电压VREF2的第一参考电压VREF₁相比较以得到第三比较结果，并且将第三比较结果作为2比特读取结果的最低有效位LSB。

下面将结合具体电路和时序图对图6所示的实施例进一步说明。

请参阅图7A所示，其显示根据图6所示的实施例的读出电路700的示意图。根据本实用新型的一个实施例的读出电路700包括一个由延时电路DELAY和一个非门组成的比较器时钟信号控制电路701，一个电压选择电路MUX702，一个比较器SA 703以及一个与非门电路NAND 704。其中延时电路DELAY的输入端连接读比较已就绪信号READY，延时电路的输出端与READ_N,READY_D和CK2组成非门的输入端，非门NOR的输出端作为时钟信号输入比较器SA的时钟信号输入端。

MUX电压选择电路702的三个输入端分别与三个参考电压VREF1、VREF2、VREF2连接，电压选择电路的控制端连接CK1和D1，电压选择电路702的输出端VREF_SEL与电压比较器SA 703的一个输入端连接，电压比较器703的另一个输入端与铁电存储单元的位线BL连接。

请参阅图7B所示，其显示本实用新型的读出电路的控制信号产生电路705的示意图。如图中所示，该读出电路控制信号产生电路705包括两个D触发器DFF，其中第一D触发器DFF1的输入端连接VDD，时钟信号端连接读比较已就绪信号READY，重置端RST连接开始读的反向信号READ_N，D触发器的输出端CK1作为第二D触发器DFF2的输入端,第二D触发器DFF2的时钟信号端连接比较已就绪信号READY,第二D触发器DFF2的重置端RST连接开始读的反向信号READ_N,第二D触发器的输出端为CK2。

请参阅图7C所示，其显示本实用新型的读出信号锁存电路706，其包括第三D触发器DFF3用于锁存读取信号的D1位，第四D触发器DFF4用于锁存读取信号的D0位。其中比较器的输出端OUT作为锁存器的输入端，开始读的反向信号READ_N与两个触发器的重置端连接，第一触发器的输出端CK1与DFF3的时钟信号端连接，第二触发器的输出端CK2与DFF4的时钟信号端连接。

下面结合图7D的时序图以及图7A-7C所示的电路示意图，以存储的数据D1D0＝10为例对本实用新型的读取操作进行说明。

请参阅图7D的时序图，当READ_N信号变低时，读操作开始。此时CK1和D1都被上一次操作复位为0，VREF_SEL被电压选择电路选择为VREF2，此时VREF2作为电压比较器SA703的一个输入信号；

然后铁电存储单元连接的WL和PL电压升高，根据铁电存储单元存储的信息的不同，BL的电压不同，此时BL电压根据存储的信息，被升高至VBL；VBL作为电压比较器703的另一个输入信号；

因为READ_N信号为低电平0，所以CK_SA电压升高，SA开始工作，因为VBL大于VREF2，所以比较器SA703的输出OUT为1，OUT_N为0，NAND(与非门)检测到OUT_N为低，说明SA比较出了结果，然后READY信号变高。

如图7B所示，READY信号是第一触发器DFF1和第二触发器DFF2DFF的输入时钟，第一触发器DFF1开始采数据。从而CK1升高，此时CK2保持为0；

如图7C所示，第三触发器DFF3的输入端CK1将OUT通过DFF3传给输出端D1，D1升高变为1，此时第一次比较结果已经出来，因为VBL的电压比VREF2高，所以铁电存储单元存储的数据D1为1，请继续参阅图7A所示，因为CK1是电压选择电路的控制端，在CK1为1的时候电压选择电路将VREF_SEL选择为VREF3；

READY信号经过一定延迟后，经过NOR(或非门)将CK_SA拉低，此时SA复位，OUT和OUTN都变为高，然后READY变低；

READY变低后经过一定延迟，再次经过NOR(或非门)将CK_SA拉高，SA再次工作，开始第二次比较。

此时比较铁电存储单元的VBL与第三参考电压VREF3的大小，因为铁电存储单元存储的是10，所以此时VBL的值比第三参考电压VREF3小，此时比较器输出的信号OUT为0。

请参阅图7B所示，第二次比较结束时，第二触发器DFF2的输出端CK2变为1。

请参阅图7C所示，当CK2升高时会将OUT为0的信号传给D0，得到了D0的数据为0。则此时读出的数据D1为1，D0为0，代表铁电存储单元存储的数据为10，此时可通过外围逻辑电路(未示出)输出数据；

然后READ_N升高，复位里面的DFF，读操作结束。

图8A-8D示出了根据本实用新型的铁电存储器的写入电路500的电路图及其时序图。

其中图8A为写入驱动电路的结构示意图，图8B为写入驱动电路中位线驱动电路的晶体管的驱动电路示意图，图8C为写入驱动电路中位线驱动电路晶体管的电源产生电路。

如图8A所示，写入驱动电路800包括与位线BL相连的位线驱动电路，该位线驱动电路包括第一、第二、第三和第四晶体管，其中第一晶体管PM1的栅极与第一与非门的输出端A连接，其漏极和源极之一连接到第一电压VCC1，并且其漏极和源极中的另一个连接到要写入的铁电存储单元的位线，第二晶体管PM2的栅极与第二与非门的输出端B连接，其漏极和源极之一连接到第二电压VCC2，并且其漏极和源极中的另一个连接到要写入的铁电存储单元的位线，第三晶体管PM3的栅极与第三与非门的输出端连接，其漏极和源极之一连接到第三电压，并且其漏极和源极中的另一个连接到要写入的铁电存储单元的位线，第四晶体管PM4的栅极与第四与非门的输出端连接，其漏极和源极之一连接到第四电压，并且其漏极和源极中的另一个连接到要写入的铁电存储单元的位线。

写入驱动电路还包括与铁电电容的一个极板相连的板线PL相连的板线驱动电路802，该板线驱动电路802包括第五晶体管PM5和第六晶体管NM6,其中第五晶体管PM5和第六晶体管NM6的栅极与板线输入电压PL_IN连接，第五晶体管的源极与第二电压VCC2连接，第五晶体管的漏极与板线PL相连。第六晶体管NM6的源极接地，第六晶体管的漏极与板线PL相连。

请参阅图8B所示，其显示写入驱动电路中位线驱动电路晶体管的电源产生电路803。图中，VCC1、VCC2和VCC3是VEXT(芯片外加电压)通过LDO(低压差线性稳压器)产生的内部电压源，其中，VCC3＝VCC2-VCC1。

请参阅图8C所示，图8C为写入驱动电路中位线驱动电路的晶体管的驱动电路示意图，其中位线驱动电路804包括第一、第二、第三和第四与门，其中第一与门的两个输入端分别输入要写入信号的最高有效位和最低有效位的取反值，其输出端连接到第一与非门的输入端之一，第二与门的输入端分别输入要写入信号的最高有效位和最低有效位，其输出端连接到第二与非门的输入端之一，第三与门的输入端分别输入要写入信号的最高有效位的取反值和最低有效位，其输出端连接到第三与非门的输入端之一，并且第四与门的输入端分别输入要写入信号的最高有效位的取反值和最低有效位的取反值，其输出端连接到第四与非门的输入端之一；第二、第三和第四与非门，其中第一、第二、第三和第四与非门的输入端中的另一个分别输入写使能信号；结合图8A所示，第一与非门的输出端A与第一晶体管PM1的栅极连接，第二与非门的输出端B与第二晶体管PM2的栅极连接，第三与非门的输出端C与第三晶体管PM3的栅极连接，第四与非门的输出端D与第四晶体管PM4的栅极连接。

图8D示出了写入电路500的时序图。

结合图8A-图8D所示，本实用新型的铁电存储器的存储单元的写入方法如下：

写00时，外围逻辑电路(未示出)输入D1D0＝00。WL升高后，PL升高为VCC2。写使能信号WRITE(未示出)升高后，A、B、C、D电压都升高，BL电压被拉低至0。此时FRAM电容两端电压为VCC2，然后PL电压变低为0，FRAM电容电压也降低为0。从图3中可以看到，此时电容状态为(Pr,00)；

写01时，外围逻辑电路输入D1D0＝01。WL升高后，PL升高为VCC2。WRITE信号升高后，A、B电压都升高，C、D电压都变低，BL电压被拉至VCC3。此时FRAM电容两端电压为VCC1，然后PL、BL电压变低为0，FRAM电容电压也降低为0。从图3中可以看到，此时电容状态为(Pr/3,01)；

写10时，外围逻辑电路输入D1D0＝10。WL升高后，PL升高为VCC2。WRITE信号升高后，B、C电压都升高，A、D电压都变低，BL电压被拉至VCC1。然后PL电压先变低为0，此时FRAM电容电压为-VCC1，然后BL电压降至0，FRAM电容电压也变成0。从图3中可以看到，此时电容状态为(-Pr/3,10)；

写11时，外围逻辑电路输入D1D0＝11。WL升高后，PL升高为VCC2。WRITE信号升高后，A、C电压都升高，B、D电压都变低，BL电压被拉至VCC2。然后PL电压先变低为0，此时FRAM电容电压为-VCC2，然后BL电压降至0，FRAM电容电压也变成0。从图3中可以看到，此时电容状态为(Pr/3,11)。

虽然本实用新型的一些实施方式已经在本申请文件中予以了描述，但是本领域技术人员能够理解，这些实施方式仅仅是作为示例示出的。本领域技术人员在本实用新型的教导下可以想到众多的变型方案、替代方案和改进方案而不超出本实用新型的范围。所附权利要求书旨在限定本实用新型的范围，并由此涵盖这些权利要求本身及其等同变换的范围内的方法和结构。

Claims

1.一种铁电存储器，包括：

2.根据权利要求1所述的铁电存储器，其中所述写入电路施加于所述铁电电容的第二电压对应的第三剩余极化强度和第四剩余极化强度的值为写入电路施加于所述铁电电容的第一电压对应的第一剩余极化强度和第二剩余极化强度的值的1/3。

3.根据权利要求1所述的铁电存储器，其中写入电路包括第一、第二、第三和第四与门，其中第一与门的两个输入端分别输入要写入信号的最高有效位和最低有效位的取反值，其输出端连接到第一与非门的输入端之一，第二与门的输入端分别输入要写入信号的最高有效位和最低有效位，其输出端连接到第二与非门的输入端之一，第三与门的输入端分别输入要写入信号的最高有效位的取反值和最低有效位，其输出端连接到第三与非门的输入端之一，并且第四与门的输入端分别输入要写入信号的最高有效位的取反值和最低有效位的取反值，其输出端连接到第四与非门的输入端之一；

4.根据权利要求1所述的铁电存储器，其中读取电路包括：

5.根据权利要求4所述的铁电存储器，其中第一参考电压为第一位线电压和第二位线电压之和的平均值，第二参考电压为第二位线电压和第三位线电压之和的平均值，第三参考电压为第三位线电压和第四位线电压之和的平均值。

6.根据权利要求4所述的铁电存储器，其中所述电压比较电路包括三个电压比较器，其中第一电压比较器的一个输入端连接第一参考电压，另一个输入端连接铁电存储单元的位线；第二电压比较器的一个输入端连接第二参考电压，另一个输入端连接铁电存储单元的位线；第三电压比较器的一个输入端连接第三参考电压，另一个输入端连接铁电存储单元的位线。

7.根据权利要求4所述的铁电存储器，其中所述电压比较电路包括电压选择电路和电压比较器，其中电压选择电路的三个输入端分别输入由参考电压生成电路输出的三个参考电压之一，其输出端连接到所述电压比较器的一个输入端，

8.根据权利要求7所述的铁电存储器，其中所述电压比较器的输出端包括第一输出端和第二输出端，第一输出端和第二输出端经与非门输出比较已就绪信号；所述读取电路还包括控制信号生成电路，所述控制信号生成电路包括两个相互连接的D触发器构成的移位寄存器，其中第一D触发器的输出端连接电压选择电路的控制信号输入端，第二D触发器的输出端连接电压比较器的时钟信号控制电路的输入端。

9.根据权利要求8所述的铁电存储器，其中所述读取电路还包括读出信号锁存电路，其包括第三D触发器用于锁存读取信号的最高有效位，第四D触发器用于锁存读取信号的最低有效位；其中所述电压比较器的输出端与该第三D触发器和第四D触发器的输入端连接，开始读的反向信号与该第三D触发器和第四D触发器的重置端连接，第一D触发器的输出端与第三D触发器的时钟信号端连接，第二D触发器的输出端与第四D触发器的时钟信号端连接。