CN211529584U

CN211529584U - 一种gip检测电路

Info

Publication number: CN211529584U
Application number: CN202020119189.7U
Authority: CN
Inventors: 刘振东; 刘汉龙; 阮桑桑; 郭智宇; 郑聪秀; 钟慧萍; 李长晔
Original assignee: Fujian Huajiacai Co Ltd
Current assignee: Fujian Huajiacai Co Ltd
Priority date: 2020-01-19
Filing date: 2020-01-19
Publication date: 2020-09-18
Anticipated expiration: 2030-01-19

Abstract

一种GIP检测电路，包括GIP检测模块，所述GIP检测模块的控制端与当前级驱动信号Gn连接，控制端与薄膜晶体管T8的栅极连接，薄膜晶体管T8的漏极与GIP检测控制模块的输出端连接，所述GIP检测控制模块的输出端与测试信号线连接；GIP检测控制模块的输出端还通过薄膜晶体管T9与片上低电压连接，T9通过测试信号线控制开关。通过本技术方案能够检测每一级信号输出。提高GIP检测的效率和精度。

Description

一种GIP检测电路

技术领域

本实用新型涉及面板显示领域，尤其涉及一种能够检测GIP每级输出的电路设计。

背景技术

近几十年来，随着时代的进步和信息技术的发展，人们对电子消费产品的需求日益增加，这就促进了液晶显示行业的发展，并且随着时代的发展，电子类产品朝着轻、薄和省功耗的方向不断的发展。

而在显示行业中，液晶显示占据着重要的地位，在液晶显示屏中每个像素具有一个TFT，其栅极(Gate)连接至水平方向扫描线，源极(Drain)连接至垂直方向的资料线，而源极(Source)则连接至像素电极。若在水平方向的某一条扫描线上施加足够的正电压，会使得该条线上所有的TFT打开，此时该条线上的像素电极会与垂直方向的资料线连接，而将资料线上的视讯信号电压写入像素中，控制不同液晶的透光度进而达到控制色彩的效果。

在进行栅极电路的驱动是，目前主要有两种方法：一是面板外绑定IC；另一就是通过GIP技术来完成。但是，随着时代的发展，人们对面板显示高屏占比的要求越来越高，GIP技术已经是驱动栅极电路的主要方式。而GIP基本概念是将LCD Panel的栅极驱动器集成在玻璃基板上，来代替由外接硅晶片的一种技术，形成对面板的扫描驱动。该技术相比传统的COF和COG工艺，不仅节省成本，同时也可以省去栅极方向绑定的工艺，对提升产能极为有利，并提高TFT-LCD面板的集成度。所以，GIP技术减少了栅极驱动IC的使用量，降低了功耗和成本，同时能够使减小显示面板的边框，实现窄边框的设计，是一种值得重视技术。

由于GIP电路是靠级传进行驱动和关闭上下级电路的，在一般情况下，如果面板的某一级输出信号出现问题，我们难以通过测量方式确定哪一级的输出信号有问题。

发明内容

为此，需要提供一种能够解决GIP电路不能够检测每一级信号输出的问题的技术方案，

为实现上述目的，发明人提供了一种GIP检测电路，包括GIP检测模块，所述GIP检测模块的控制端与当前级驱动信号Gn连接，控制端与薄膜晶体管 T8的栅极连接，薄膜晶体管T8的漏极与GIP检测控制模块的输出端连接，所述GIP检测控制模块的输出端与测试信号线连接；GIP检测控制模块的输出端还通过薄膜晶体管T9与片上低电压连接，T9通过测试信号线控制开关。

具体地，包括薄膜晶体管T1、T2、T3、T4、T5、T6、T7、T8、T9，电容 C1、C2；所述T1的漏极与片上高电压连接，栅极与前四级扫描信号连接，源极与T7的源极连接；所述T7的源极还与T2的栅极、T3的源极、C2的一端和T4的栅极连接；所述T2的漏极接片上低电压，源极与T3的栅极、C1的一端、T6的栅极连接；所述T3的漏极接片上低电压；所述C2的另一端与T5的源极、T4的漏极连接；所述T4的源极接第一时钟信号；所述T5的栅极接第五时钟信号，漏极接片上低电压；所述C1的另一端接第一时钟信号；所述T6 的源极与当前级扫描信号和T8的栅极连接；所述T8的漏极与T9的源极连接，T9的漏极接片上低电压；所述T8的漏极还与测试信号连接，所述T9的栅极与控制信号连接。

具体地，所述T8的源极与片上高电压或当前级扫描信号连接。

具体地，包括第一测控走线、第二测控走线，所述第一测控走线包括第一测试信号线、第一控制信号线，所述第二测控走线包括第二测试信号线、第二控制信号线；同侧且相邻的GIP电路分别与第一测控走线，第二测控走线连接。

进一步地，包括第三测控走线、第三测控走线，所述第三测控走线包括第三测试信号线、第三控制信号线，所述第四测控走线包括第四测试信号线、第四控制信号线；同侧且相邻的GIP电路分别与第三测控走线，第四测控走线连接。

附图说明

图1为具体实施方式所述的GIP电路示意图；

图2为具体实施方式所述的GIP电路时序图；

图3为具体实施方式所述的GIP检测电路连接图；

图4为具体实施方式所述的面板连接关系图；

图5为具体实施方式所述的GIP检测电路时序图；

图6为具体实施方式所述的GIP检测电路模拟示意图；

图7为具体实施方式所述的另一GIP检测电路连接图；

图8为具体实施方式所述的另一GIP检测电路时序图；

图9为具体实施方式所述的另一GIP检测模拟示意图。

具体实施方式

为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。

图1是现有的GIP电路示意图，图2是与其对应的电路时序图。在GIP 电路中，正扫时，T1的Gate连接Gn-4输出信号，Drain连接FW高电位， Source连接Q点，给Q点进行充电；T7的Gate连接Gn-4输出信号，Drain 连接BW低电位，Source连接Q点，拉低Q点的电位；T2的Gate连接Q点， Drain连接VGL低电位，Source连接P点，拉低P点的电位；T4的Gate连接 Q点，Drain连接CK1，Source连接Gout，形成输出信号；T3的Gate连接P 点，Drain连接VGL低电位，Source连接Q点，拉低Q点的电位；T6的Gate 连接P点，Drain连接VGL低电位，Source连接Gout，拉低Gout点的电位； T5的Gate连接CK5，Drain连接VGL低电位，Source连接Gout，拉低Gout 点的电位。

图2展示了上述电路的驱动可以分为四个阶段：预充期间：CK5和Gn-4 讯号为高电位，此时，T1、T2、T5和T8位打开，此时M点和Q点的电位为V_H高电位，Gn和P的电位为V_L低电位此阶段完成了Q点的预充电。输出期间， CK1讯号为高电位，此时的T2和T4位打开状态，在该期间，由于C2的Coupling 效应，使得Q点的电位升高约为2V_H，Gn的输出电压V_H。下拉期间：CK5和Gn+4 讯号为高电位，此时T5和T7处于打开状态，在该期间，Q点和Gn电位受到 VGL的影响，将其由原来的高电位拉低值V_L。下拉维持期间：CK1 Couple P点为高电位，此时T3和T6处于打开状态，在该期间，Q点和Gn电位受到VGL 的影响，保持Q点和Gn的低电位。

图3是本实用新型GIP电路模块图，如图中所示，包括薄膜晶体管T1、 T2、T3、T4、T5、T6、T7、T8、T9，电容C1、C2；所述T1的漏极与片上高电压连接，栅极与前四级扫描信号连接，源极与T7的源极连接；所述T7的源极还与T2的栅极、T3的源极、C2的一端和T4的栅极连接；所述T2的漏极接片上低电压，源极与T3的栅极、C1的一端、T6的栅极连接；所述T3的漏极接片上低电压；所述C2的另一端与T5的源极、T4的漏极连接；所述T4的源极接第一时钟信号；所述T5的栅极接第五时钟信号，漏极接片上低电压；所述C1的另一端接第一时钟信号；所述T6的源极与当前级扫描信号和T8的栅极连接；所述T8的漏极与T9的源极连接，T9的漏极接片上低电压；所述 T8的漏极还与测试信号连接，所述T9的栅极与控制信号连接。在GIP电路中，正扫时，T1的Gate连接Gn-4输出信号，Drain连接FW高电位，Source 连接Q点，给Q点进行充电；T7的Gate连接Gn-4输出信号，Drain连接BW 低电位，Source连接Q点，拉低Q点的电位；T2的Gate连接Q点，Drain连接VGL低电位，Source连接P点，拉低P点的电位；T4的Gate连接Q点，Drain连接CK1，Source连接Gout，形成输出信号；T3的Gate连接P点， Drain连接VGL低电位，Source连接Q点，拉低Q点的电位；T6的Gate连接 P点，Drain连接VGL低电位，Source连接Gout，拉低Gout点的电位；T5的 Gate连接CK5，Drain连接VGL低电位，Source连接Gout，拉低Gout点的电位。

可见，图3所示的新型电路与图1所示的实例中的区别在于，在Gn之前加入了开关电路T8、T9，同时开关电路的使能端与控制信号，如V1连接，开关电路的输入端与Gn连接，输出端与检测信号连接。这样一来，开关电路经过适当的控制，就能够达到输出当前检测电路Gn信号的技术效果。

图4是图3所示的GIP检测电路的应用案例，面板上的每一级GIP均采用一组图3所示的GIP检测电路，其中左侧的GIP检测电路可以如图所示设置为分别控制单数行的像素。相应地，在面板的一侧，则为控制双数行的像素。如图中所示，边框中可以设置第一测控走线、第二测控走线，所述第一测控走线包括第一测试信号线TEST1、第一控制信号线V1，所述第二测控走线包括第二测试信号线TEST2、第二控制信号线V2。同侧且相邻的GIP电路分别与第一测控走线，第二测控走线连接。我们可以看到，在图4中，与第一测控走线与G1连接，第二测控走线与G3连接，而到了G5又与第一测控走线连接。利用本实用新型的GIP电路，将输出信号引入到测控信号，再连接到测试Pad 上，通过测量测试Pad上的信号，可以有效的监控每一级的输出信号。

图5是本实用新型GIP电路时序图一：可以分为四个阶段；预充期间： CK5和Gn-4讯号为高电位，此时，T1、T2、T5和T8位打开，此时M点和Q点的电位为V_H高电位，Gn和P的电位为V_L低电位此阶段完成了Q点的预充电。输出期间，CK1讯号为高电位，此时的T2和T4位打开状态，在该期间，由于 C2的Coupling效应，使得Q点的电位升高约为2V_H，Gn的输出电压V_H。下拉期间：CK5和Gn+4讯号为高电位，此时T5和T7处于打开状态，在该期间， Q点和Gn电位受到VGL的影响，将其由原来的高电位拉低值V_L。下拉维持期间：CK1 Couple P点为高电位，此时T3和T6处于打开状态，在该期间，Q点和Gn电位受到VGL的影响，保持Q点和Gn的低电位。我们将一侧相邻两级的GIP输出信号接到不同的Test线上，由于T8的Gate和Data连接GIP输出型号Gn，Source连接测试信号线Test，我么通过时序间的差异，在一侧我们可以在Test1上监控G1，G5……Gn-2的输出信号；Test2上监控G3， G7……Gn的输出信号，在另一侧我们可以在Test1上监控G2，G4……Gn-1 的输出信号；Test2上监控G4，G6……Gn+1的输出信号。从而我们可以检测测试信号线的输出信号，从而监控GIP的每一技术处信号，能够有效的监控每一级GIP信号，能够有效的确定异常GIP的输出信号的位置，提高了解决问题的效率，为后续可能出现的issue提供一个有效的方向。

图6是本实用新型GIP电路模拟示意图一：具体地，即TEST信号线输出的信号仿真。通过模拟情况我们可以看出，测试信号线的的波形能够稳定的输出，同时，测试信号线上的输出波形的时序与我们输出波形的时序是相一致的，如果某一级的输出波形有异常的话，我们可以通过测试信号线上的输出波形去会推出出现异常的GIP级数，有利于我们更好的解决面板问题。

图7所示的其他一些实施例的GIP电路示意图。在GIP电路中，正扫时， T1的Gate连接Gn-4输出信号，Drain连接V_H高电位，Source连接Q点，给 Q点进行充电；T7的Gate连接Gn-4输出信号，Drain连接V_L低电位，Source 连接Q点，拉低Q点的电位；T2的Gate连接Q点，Drain连接V_L低电位， Source连接P点，拉低P点的电位；T4的Gate连接Q点，Drain连接CK1，Source连接Gout，形成输出信号；T3的Gate连接P点，Drain连接V_L低电位，Source连接Q点，拉低Q点的电位；T6的Gate连接P点，Drain连接V_L低电位，Source连接Gout，拉低Gout点的电位；T5的Gate连接CK5，Drain 连接V_L低电位，Source连接Gout，拉低Gout点的电位；T8的Gate连接输出信号Gn，Drain连接V_H高电位，Source连接测试信号线Test；T9的Gate连接V2，Drain连接输出信号Gn，Source连接V_L低电位。可见，该电路与前一实施例的主要区别在于，T8的Gate连接输出信号Gn，Drain连接V_H高电位。其同样可以达到利用该电路，将GIP的输出信号进行拉出测试的技术效果。通过测试测试信号线上的GIP信号来监控每一级的GIP输出信号，当面板GIP 输出信号有问题时，利用该测试结果可以较快捷的找出有问题的GIP级数。并且在该电路，由于T9的Drain连接V_H高电位，使得输出信号的波形与高度与示意图一相比会更佳的更稳定，同时能够更有效的监控输出信号的异常情况。

图8展示了本例中的GIP电路时序。具体可以分为四个阶段；预充期间： CK5和Gn-4讯号为高电位，此时，T1、T2、T5和T8位打开，此时M点和Q点的电位为V_H高电位，Gn和P的电位为V_L低电位此阶段完成了Q点的预充电。输出期间，CK1讯号为高电位，此时的T2和T4位打开状态，在该期间，由于 C2的Coupling效应，使得Q点的电位升高约为2V_H，Gn的输出电压V_H。下拉期间：CK5和Gn+4讯号为高电位，此时T5和T7处于打开状态，在该期间， Q点和Gn电位受到VGL的影响，将其由原来的高电位拉低值V_L。下拉维持期间：CK1 Couple P点为高电位，此时T3和T6处于打开状态，在该期间，Q点和Gn电位受到VGL的影响，保持Q点和Gn的低电位。我们将一侧相邻两级的GIP输出信号接到不同的Test线上，由于T8的Gate和Data连接GIP输出型号Gn，Source连接测试信号线Test，我么通过时序间的差异，在一侧我们可以在Test1上监控G1，G5……Gn-2的输出信号；Test2上监控G3， G7……Gn的输出信号，在另一侧我们可以在Test1上监控G2，G4……Gn-1 的输出信号；Test2上监控G4，G6……Gn+1的输出信号。从而我们可以监控 GIP的每一技术处信号，能够有效的监控每一级GIP信号，能够有效的确定异常GIP的输出信号的位置，提高了解决问题的效率，为后续可能出现的issue 提供一个有效的方向。

图9同样提供了另一种实施例的GIP电路模拟示意。通过模拟情况我们可以看出，测试信号线的的波形能够稳定的输出，同时，测试信号线上的输出波形的时序与我们输出波形的时序是相一致的，如果某一级的输出波形有异常的话，我们可以通过测试信号线上的输出波形去会推出出现异常的GIP级数，有利于我们更好的解决面板问题。同时，由于我们将该电路的T8上的 Drain连接到V_H高电位，使得输出波形较本专利的第一种电路的Delay时间会更短，同时输出波形的也会更明显，对分辨率更高的面板的检测效果会更加。

结合上两例可知，本方案还可以直接提供一种连接了GIP检测模块的GIP 检测电路。所述GIP检测模块的控制端与当前级驱动信号Gn连接，控制端与薄膜晶体管T8的栅极连接，薄膜晶体管T8的漏极与GIP检测控制模块的输出端连接，所述GIP检测控制模块的输出端与测试信号线连接；GIP检测控制模块的输出端还通过薄膜晶体管T9与片上低电压连接，T9通过测试信号线控制开关。其中T8的作用是引出Gn到测试信号线，T9的作用是为了及时地拉低测试信号线，以供下一次高电平的输入。因此为了留出充足的上升沿下降沿的测试时间，我们设置在单边的GIP驱动中隔行分组连接，也是为了避免更多的串扰。

需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本实用新型的专利保护范围。因此，基于本实用新型的创新理念，对本文所述实施例进行的变更和修改，或利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本实用新型的专利保护范围之内。

Claims

1.一种GIP检测电路，其特征在于，包括GIP检测模块，所述GIP检测模块的控制端与当前级驱动信号Gn连接，控制端与薄膜晶体管T8的栅极连接，薄膜晶体管T8的漏极与GIP检测控制模块的输出端连接，所述GIP检测控制模块的输出端与测试信号线连接；GIP检测控制模块的输出端还通过薄膜晶体管T9与片上低电压连接，T9通过测试信号线控制开关。

2.根据权利要求1所述的GIP检测电路，其特征在于，具体包括薄膜晶体管T1、T2、T3、T4、T5、T6、T7、T8、T9，电容C1、C2；所述T1的漏极与片上高电压连接，栅极与前四级扫描信号连接，源极与T7的源极连接；所述T7的源极还与T2的栅极、T3的源极、C2的一端和T4的栅极连接；所述T2的漏极接片上低电压，源极与T3的栅极、C1的一端、T6的栅极连接；所述T3的漏极接片上低电压；所述C2的另一端与T5的源极、T4的漏极连接；所述T4的源极接第一时钟信号；所述T5的栅极接第五时钟信号，漏极接片上低电压；所述C1的另一端接第一时钟信号；所述T6的源极与当前级扫描信号和T8的栅极连接；所述T8的漏极与T9的源极连接，T9的漏极接片上低电压；所述T8的漏极还与测试信号连接，所述T9的栅极与控制信号连接。

3.根据权利要求1所述的GIP检测电路，其特征在于，所述T8的源极与片上高电压或当前级扫描信号连接。

4.根据权利要求1所述的GIP检测电路，其特征在于，包括第一测控走线、第二测控走线，所述第一测控走线包括第一测试信号线、第一控制信号线，所述第二测控走线包括第二测试信号线、第二控制信号线；同侧且相邻的GIP电路分别与第一测控走线，第二测控走线连接。

5.根据权利要求1所述的GIP检测电路，其特征在于，包括第三测控走线、第四测控走线，所述第三测控走线包括第三测试信号线、第三控制信号线，所述第四测控走线包括第四测试信号线、第四控制信号线；同侧且相邻的GIP电路分别与第三测控走线，第四测控走线连接。