CN211480028U - 一种阵列基板和显示面板 - Google Patents

Abstract

本申请公开了一种阵列基板和显示面板，该阵列基板包括衬底、多个像素单元和高电位电源电压线，其中，每个像素单元包括至少一薄膜晶体管组，每个薄膜晶体管组包括第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管和第二薄膜晶体管的有源层分别包括沟道区域、源区域和漏区域，第一薄膜晶体管的漏区域与第二薄膜晶体管的源区域连接在一起，从而使第一薄膜晶体管和第二薄膜晶体管连接在一起，且第一薄膜晶体管的漏区域和第二薄膜晶体管的源区域构成薄膜晶体管组的双栅节点；双栅节点在衬底上的正投影至少部分位于高电位电源电压线在衬底上的正投影中。通过上述方式，本申请能够提高双栅节点电位的稳定性。

Description

一种阵列基板和显示面板

技术领域

本申请涉及显示技术领域，特别是涉及阵列基板和显示面板。

背景技术

现有的显示设备一般是利用薄膜晶体管(Thin Film Transistor，TFT)阵列基板作为驱动基板，TFT阵列基板的性能很大程度上影响了显示设备的显示品质。随着显示技术的不断发展，低温多晶硅(Low Temperature Poly-Silicon，LTPS)薄膜晶体管因能够在低温下制作，拥有较高的电子迁移率，可有效减小薄膜晶体管器件的面积，并且在增进显示器亮度的同时还可以降低整体的功耗等优点逐渐被关注。但是LTPS器件的漏电流较高，而漏电流的增加会造成良率低下等的问题。因此，需要对LTPS器件的漏电流进行改善，以消除亮点，提升产品良率。

实用新型内容

本申请主要解决的技术问题是提供一种阵列基板和显示面板，能够提高双栅节点电位的稳定性。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种阵列基板，该阵列基板包括衬底、多个像素单元和高电位电源电压线，其中，每个像素单元包括至少一薄膜晶体管组，每个薄膜晶体管组包括第一薄膜晶体管和第二薄膜晶体管，其中，第一薄膜晶体管和第二薄膜晶体管的有源层分别包括沟道区域、源区域和漏区域，第一薄膜晶体管的漏区域与第二薄膜晶体管的源区域连接在一起，从而使第一薄膜晶体管和第二薄膜晶体管连接在一起，且第一薄膜晶体管的漏区域和第二薄膜晶体管的源区域构成薄膜晶体管组的双栅节点；双栅节点在衬底上的正投影至少部分位于高电位电源电压线在衬底上的正投影中。

其中，阵列基板还包括多条扫描线，每个像素单元中的至少一薄膜晶体管组分别与至少一条对应的扫描线电连接；对应的扫描线包括第一栅极部分和第二栅极部分，其中，第一栅极部分在衬底上的正投影至少部分位于第一薄膜晶体管的沟道区域在衬底上的正投影中，以使第一栅极部分作为第一薄膜晶体管的栅极；第二栅极部分在衬底上的正投影至少部分位于第二薄膜晶体管的沟道区域在衬底上的正投影中，以使第二栅极部分作为第二薄膜晶体管的栅极，从而使第一薄膜晶体管和第二薄膜晶体管的栅极连接在同一条扫描线上。

其中，每个像素单元包括第一薄膜晶体管组，第一薄膜晶体管组的有源层进一步直接连接参考电压线和像素单元的驱动薄膜晶体管的栅极，从而利用第一薄膜晶体管组的开或关控制参考电压初始化像素电路的栅极。

其中，阵列基板的有源层进一步直接与上一行像素单元的发光器件的阳极电连接，阵列基板的有源层与上一行像素单元的发光器件的阳极的连接点位于第一薄膜晶体管组的左侧；或阵列基板的有源层与上一行像素单元的发光器件的阳极的连接点位于第一薄膜晶体管组的右侧。

其中，第一薄膜晶体管组的有源层与参考电压线的连接点位于第一薄膜晶体管组的左侧；或第一薄膜晶体管组的有源层与参考电压线的连接点位于第一薄膜晶体管组的右侧。

其中，阵列基板包括层叠设置在有源层上的第一金属层、第二金属层和第三金属层，高电位电源电压线位于第三金属层中，阵列基板还包括：参考电压连接线，位于第三金属层中，并通过第一过孔与参考电压线电连接，通过第二过孔与第一薄膜晶体管组的有源层电连接；多条数据线，位于第三金属层中，每个像素单元与至少一条对应的数据线电连接；参考电压连接线邻近数据线设置，且参考电压连接线到数据线的距离不小于阈值，阈值为参考电压连接线与数据线不发生短路的最小距离。

其中，每个像素单元还包括第二薄膜晶体管组，第二薄膜晶体管组的有源层与第一薄膜晶体管组的有源层相连接，同时第二薄膜晶体管组的有源层进一步直接连接存储电容的电极板，第二薄膜晶体管组中也包括一双栅节点，第一薄膜晶体管组和第二薄膜晶体管组的双栅节点在衬底上的正投影均位于高电位电源电压线在衬底上的正投影中。

其中，参考电压线在衬底上的正投影位于第一薄膜晶体管组所对应的扫描线在衬底上的正投影与第二薄膜晶体管组所对应的扫描线在衬底上的正投影之间。

其中，高电位电源电压线呈S型。

为解决上述技术问题，本申请采用的另一个技术方案是：提供一种显示面板，该显示面板包括发光器件及上述任一项所述的阵列基板，阵列基板用于为发光器件提供驱动电路。

本申请的有益效果是：区别于现有技术的情况，本申请通过使双栅节点在衬底上的正投影至少部分位于高电位电源电压线在衬底上的正投影中，即通过使双栅节点与高电位电源电压线有重叠区域，可以使高电位电源电压线与双栅节点之间形成寄生电容。通过使高电位电源电压线与双栅节点之间形成寄生电容能够增强对薄膜晶体管组进行老化处理(T-Aging)时的处理效果，消除屏体亮点，提高产品良率。

附图说明

图1是本申请实施方式中一阵列基板的线路结构的俯视透视图；

图2是本申请实施方式中一阵列基板的驱动电路的等效电路图；

图3是本申请实施方式中驱动电路的时序图；

图4a是本申请实施方式中第一双栅节点处电压的瞬时分析示意图；

图4b是本申请实施方式中第二双栅节点处电压的瞬时分析示意图；

图5a是现有方式中老化处理的等效电路示意图；

图5b是本申请实施方式中老化处理的等效电路示意图；

图6是本申请实施方式中另一阵列基板的线路结构的俯视透视图；

图7a是本申请实施方式中一阵列基板的俯视图；

图7b是本申请实施方式中另一阵列基板的俯视图；

图8是现有方式中一阵列基板的线路结构的俯视透视图。

具体实施方式

为使本申请的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本申请进一步详细说明。

请结合参阅图1和图2，图1是本申请实施方式中一阵列基板的线路结构的俯视透视图，图2是本申请实施方式中一阵列基板的驱动电路的等效电路图。该实施方式中，阵列基板包括衬底(图未示)、多个像素单元(图中以一个像素单元为例示意)、多条扫描线(SCAN)和多条数据线(DATA)。每个像素单元包括至少一薄膜晶体管组，每个像素单元中的至少一薄膜晶体管组分别与至少一条对应的扫描线电连接，每个像素单元与至少一条对应的数据线电连接。

衬底可以为硬质衬底或者柔性衬底，硬质衬底可以为玻璃基板、硅基板等；柔性衬底可以为聚酰亚胺等。

下面以每个像素单元包括第一薄膜晶体管组和第二薄膜晶体管组为例对本申请的技术方案进行说明，但不限于此，每个像素单元还可以包括更多个的薄膜晶体管组。

每个薄膜晶体管组(如第一薄膜晶体管组)包括第一薄膜晶体管(T1)和第二薄膜晶体管(T2)，其中，第一薄膜晶体管(T1)和第二薄膜晶体管(T2)的有源层(P-Si层)分别包括沟道区域、源区域和漏区域，第一薄膜晶体管(T1)的漏区域与第二薄膜晶体管(T2)的源区域连接在一起，从而使第一薄膜晶体管(T1)和第二薄膜晶体管(T2)连接在一起，且第一薄膜晶体管(T1)的漏区域和第二薄膜晶体管(T2)的源区域构成第一薄膜晶体管组的双栅节点1(N1)。同样地，第二薄膜晶体管组也包括连接在一起的两个薄膜晶体管T3和T4，且薄膜晶体管(T3)的漏区域和薄膜晶体管(T4)的源区域构成第二薄膜晶体管组的双栅节点2(N2)。

每个像素单元中的每个薄膜晶体管组分别与至少一条对应的扫描线电连接；如第一薄膜晶体管组与对应的第一扫描线(SCAN1)电连接，第二薄膜晶体管组与对应的第二扫描线(SCAN2)电连接。对应的扫描线(如第一扫描线SCAN1)包括第一栅极部分和第二栅极部分，其中，第一栅极部分在衬底上的正投影至少部分位于第一薄膜晶体管(T1)的沟道区域在衬底上的正投影中，以使第一栅极部分作为第一薄膜晶体管(T1)的栅极；第二栅极部分在衬底上的正投影至少部分位于第二薄膜晶体管(T2)的沟道区域在衬底上的正投影中，以使第二栅极部分作为第二薄膜晶体管(T2)的栅极，从而使第一薄膜晶体管(T1)和第二薄膜晶体管(T2)的栅极连接在同一条扫描线(SCAN1)上。同样地，第二薄膜晶体管组的两个薄膜晶体管T3和T4的栅极也连接在同一条扫描线(SCAN2)上。

该实施方式中，阵列基板还包括高电位电源电压线(ELVDD)，且双栅节点在衬底上的正投影至少部分位于高电位电源电压线在衬底上的正投影中。其中，可以是双栅节点1(N1)在衬底上的正投影至少部分位于高电位电源电压线在衬底上的正投影中，也可以是双栅节点2(N2)在衬底上的正投影至少部分位于高电位电源电压线在衬底上的正投影中，还可以是双栅节点1和2(N1、N2)在衬底上的正投影均位于高电位电源电压线在衬底上的正投影中。

通过使双栅节点在衬底上的正投影至少部分位于高电位电源电压线在衬底上的正投影中，即通过使双栅节点与高电位电源电压线有重叠区域，可以使高电位电源电压线与双栅节点之间形成寄生电容。通过使高电位电源电压线与双栅节点之间形成寄生电容能够增强对薄膜晶体管组进行老化处理(T-Aging)时的处理效果，消除屏体亮点，提高产品良率。

具体地，LTPS器件的漏电流较高，而漏电流的增加会造成良率低下等的问题。因此，需要对LTPS器件的漏电流进行改善，T-Aging技术可以改善TFT器件的漏电流，消除亮点，提升产品良率。但是薄膜晶体管组的双栅节点处存在薄膜晶体管特性漂移的问题，使得T-Aging时很难向薄膜晶体管组施加Vgs(Vgs为薄膜晶体管的栅极G与源极S之间的电压)正向电压，使得T-Aging效果不好。

请结合参与图2、图3和图4，图3是本申请实施方式中驱动电路的时序图，图4a是本申请实施方式中第一双栅节点处电压的瞬时分析示意图，图4b是本申请实施方式中第二双栅节点处电压的瞬时分析示意图。该实施方式中，通过使高电位电源电压线与双栅节点之间形成寄生电容，能够在第一薄膜晶体管组对应的第一扫描线SCAN1的电位发生变化时，双栅节点1(N1)处的电压更稳定，具体如图4a所示；当第二薄膜晶体管组对应的第二扫描线SCAN1的电位发生变化时，双栅节点2(N2)处的电压更稳定，具体如图4b所示。

请结合参与图2和图5，图5a是现有方式中老化处理的等效电路示意图，图5b是本申请实施方式中老化处理的等效电路示意图。其中，VDS为薄膜晶体管的漏极D与源极S之间的电压，VGD为薄膜晶体管的栅极(G)与漏极D之间的电压，VGH为开启电压。如图5a所示，在双栅节点处没有寄生电容时，T-Aging时很难向薄膜晶体管组施加Vgs正向电压；如图5b所示，通过使高电位电源电压线与双栅节点之间形成寄生电容，使双栅节点的电位更加稳定，进而能够使T-Aging时向薄膜晶体管施加较大的Vgs，有利于改善屏体的亮点。

请继续结合参阅图1和图2，在一实施方式中，第一薄膜晶体管组的双栅节点1(N1)和第二薄膜晶体管组的双栅节点2(N2)在衬底上的正投影均位于高电位电源电压线(ELVDD)在衬底上的正投影中，即高电位电源电压线(ELVDD)同时覆盖双栅节点1(N1)和双栅节点2(N2)。为使高电位电源电压线(ELVDD)同时覆盖双栅节点1(N1)和双栅节点2(N2)，可以使高电位电源电压线(ELVDD)呈“S”型。

请继续结合参阅图1和图2，每个像素单元包括第一薄膜晶体管组和第二薄膜晶体管组，第一薄膜晶体管组的有源层与第二薄膜晶体管组的有源层相连接，第一薄膜晶体管组的有源层进一步直接连接参考电压线(VREFN)和像素单元的驱动薄膜晶体管(DR-TFT)的栅极，从而利用第一薄膜晶体管组的开或关控制参考电压初始化像素电路的栅极。第二薄膜晶体管组的有源层进一步直接连接存储电容的电极板。

在一实施方式中，阵列基板包括层叠设置在有源层(P-Si层)上的第一金属层(M1)、第二金属层(M2)和第三金属层(M3)，高电位电源电压线(ELVDD)位于第三金属层(M3)中，数据线(DATA)位于第三金属层(M3)中，参考电压线(VREFN)位于第二金属层(M2)中，扫描线(SCAN1、SACN2)位于第二金属层(M2)中。

其中，阵列基板还包括参考电压连接线，参考电压连接线位于第三金属层(M3)中，并通过第一过孔与参考电压线(VREFN)电连接，通过第二过孔与第一薄膜晶体管组的有源层(P-Si层)电连接。

请结合参阅图1和图8，图8是现有方式中一阵列基板的线路结构的俯视透视图。在一实施方式中，如图1所示，参考电压线(VREFN)在衬底上的正投影位于第一薄膜晶体管组所对应的扫描线(SCAN1)在衬底上的正投影与第二薄膜晶体管组所对应的扫描线(SCAN2)在衬底上的正投影之间。

相对于现有技术方案(如图8所示)，交换了第一扫描线(SCAN1)和参考电压线(VREFN)的位置。通过交换第一扫描线(SCAN1)和参考电压线(VREFN)的位置，能够减小第三金属层(M3)的走线的面积，有利于加大高电位电源电压线(ELVDD)的线宽，降低IR Drop，也便于实现高电位电源电压线(ELVDD)的“S”型分布。这是因为参考电压连接线和高电位电源电压线(ELVDD)都在第三金属层中，现有方案中，参考电压连接线的存在会影响高电位电源电压线(ELVDD)的“S”型布设，导致走线面积增大。在其他实施方式中，本申请的方案中，也可以是第一薄膜晶体管组所对应的扫描线(SCAN1)在衬底上的正投影位于参考电压线(VREFN)在衬底上的正投影与第二薄膜晶体管组所对应的扫描线(SCAN2)在衬底上的正投影之间，即也可以不用交换第一扫描线(SCAN1)和参考电压线(VREFN)的位置。

请继续结合参阅图1和图8，可以是第一薄膜晶体管组的有源层(P-Si层)与参考电压线(VREFN)的连接点(第二连接点)位于第一薄膜晶体管组的左侧；也可以是第一薄膜晶体管组的有源层(P-Si层)与参考电压线(VREFN)的连接点(第二连接点)位于第一薄膜晶体管组的右侧。

其中，可以将参考电压线(VREFN)与有源层(P-Si层)的连接点(第二连接点)尽量的向右移，以进一步增大高电位电源电压线(ELVDD)的线宽。即可以将参考电压连接线邻近数据线(DATA)设置，但两者应保持一定安全距离，以两者之间不会发生短路为前提。或者说参考电压连接线到数据线的距离不小于阈值，该阈值为参考电压连接线与数据线不发生短路的最小距离，不对该最小距离做限定，具体可受工艺能力的限制，可以是在工艺能力的极限最小值。即在不与数据线等其他线路和元件发生短路的情况下，可以尽量的将参考连接线向右移动，以留出足够的空间来设置高电位电源电压线(ELVDD)，进而增加高电位电源电压线(ELVDD)的线宽。

请结合参阅图1、图6、图7和图8，图6是本申请实施方式中另一阵列基板的线路结构的俯视透视图，图7a是本申请实施方式中一阵列基板的俯视图，图7b是本申请实施方式中一阵列基板的俯视图。

在一实施方式中，阵列基板的有源层(P-Si层)进一步直接与上一行像素单元的发光器件的阳极电连接，与上一行像素单元的发光器件的阳极的连接点(第一连接点)位于第一薄膜晶体管组的左侧(如图1所示)。该种连接关系下，阵列基板上多个像素单元的位置关系如图7a所示。该种方案中，有源层(P-Si层)中与参考电压线(VREFN)的连接空间有限，不利于第三金属层的走线分布。

在另一实施方式中，阵列基板的有源层(P-Si层)与上一行像素单元的发光器件的阳极的连接点(第一连接点)位于第一薄膜晶体管组的右侧(如图6所示)。该种连接关系下，阵列基板上多个像素单元的位置关系如图7b所示。该种方案中，相对现有方案，改变了有源层(P-Si层)中的走线分布，通过将第一连接点从第一薄膜晶体管组的右侧引出，能够增大有源层(P-Si层)中与参考电压线(VREFN)的连接区域，能够使第二连接点尽量的向右，以增大高电位电源电压线(ELVDD)的线宽。如图1和图6可见，第二连接点向右移之后，高电位电源电压线(ELVDD)的走线空间变大。

以上实施方案中，通过使高电位电源电压线(ELVDD)覆盖双栅节点，以与双栅节点之间形成寄生电容，能够提高双栅节点的电位稳定性，增强T-aging的效果，消除亮点，提高产品良率。同时该方法不需要改变制程条件，只需要改变阵列基板的线路布局即可，且通过调整部分走线的方式，使得阵列基板的线路布局更合理。

本申请还提供一种显示面板，该显示面板包括发光器件及上述任一实施方式中所述的阵列基板，该阵列基板用于为发光器件提供驱动电路。该阵列基板可以用于驱动多种显示器件发光，如OLED显示、量子点显示，Micro-LED显示等，但不限于此，还可以是其他的显示器件。

以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种阵列基板，其特征在于，包括：

衬底；

多个像素单元，每个所述像素单元包括至少一薄膜晶体管组，每个所述薄膜晶体管组包括第一薄膜晶体管和第二薄膜晶体管，其中，所述第一薄膜晶体管和所述第二薄膜晶体管的有源层分别包括沟道区域、源区域和漏区域，所述第一薄膜晶体管的所述漏区域与所述第二薄膜晶体管的所述源区域连接在一起，从而使所述第一薄膜晶体管和所述第二薄膜晶体管连接在一起，且所述第一薄膜晶体管的所述漏区域和所述第二薄膜晶体管的所述源区域构成所述薄膜晶体管组的双栅节点；

高电位电源电压线；

其中，所述双栅节点在所述衬底上的正投影至少部分位于所述高电位电源电压线在所述衬底上的正投影中。

2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：

多条扫描线，每个所述像素单元中的至少一所述薄膜晶体管组分别与至少一条对应的扫描线电连接；

所述对应的扫描线包括第一栅极部分和第二栅极部分，其中，所述第一栅极部分在所述衬底上的正投影至少部分位于所述第一薄膜晶体管的所述沟道区域在所述衬底上的正投影中，以使所述第一栅极部分作为所述第一薄膜晶体管的栅极；所述第二栅极部分在所述衬底上的正投影至少部分位于所述第二薄膜晶体管的所述沟道区域在所述衬底上的正投影中，以使所述第二栅极部分作为所述第二薄膜晶体管的栅极，从而使所述第一薄膜晶体管和所述第二薄膜晶体管的栅极连接在同一条扫描线上。

3.根据权利要求2所述的阵列基板，其特征在于，

每个所述像素单元包括第一薄膜晶体管组，所述第一薄膜晶体管组的有源层进一步直接连接参考电压线和所述像素单元的驱动薄膜晶体管的栅极，从而利用所述第一薄膜晶体管组的开或关控制参考电压初始化像素电路的栅极。

4.根据权利要求3所述的阵列基板，其特征在于，

所述第一薄膜晶体管组的有源层与所述参考电压线的连接点位于所述第一薄膜晶体管组的左侧；或

所述第一薄膜晶体管组的有源层与所述参考电压线的连接点位于所述第一薄膜晶体管组的右侧。

5.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板包括层叠设置在所述有源层上的第一金属层、第二金属层和第三金属层，所述高电位电源电压线位于所述第三金属层中，所述阵列基板还包括：

参考电压连接线，位于所述第三金属层中，并通过第一过孔与所述参考电压线电连接，通过第二过孔与所述第一薄膜晶体管组的有源层电连接；

多条数据线，位于所述第三金属层中，每个所述像素单元与至少一条对应的数据线电连接；

所述参考电压连接线邻近所述数据线设置，且所述参考电压连接线到所述数据线的距离不小于阈值，所述阈值为所述参考电压连接线与所述数据线不发生短路的最小距离。

6.根据权利要求3所述的阵列基板，其特征在于，

每个所述像素单元还包括第二薄膜晶体管组，所述第二薄膜晶体管组的有源层与所述第一薄膜晶体管组的有源层相连接，同时所述第二薄膜晶体管组的有源层进一步直接连接存储电容的电极板，所述第二薄膜晶体管组中也包括一双栅节点，所述第一薄膜晶体管组和所述第二薄膜晶体管组的所述双栅节点在所述衬底上的正投影均位于所述高电位电源电压线在所述衬底上的正投影中。

7.根据权利要求6所述的阵列基板，其特征在于，

所述参考电压线在所述衬底上的正投影位于所述第一薄膜晶体管组所对应的扫描线在所述衬底上的正投影与所述第二薄膜晶体管组所对应的扫描线在所述衬底上的正投影之间。

8.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板的有源层进一步直接与上一行像素单元的发光器件的阳极电连接，

所述有源层与上一行像素单元的发光器件的阳极的连接点位于所述第一薄膜晶体管组的左侧；或

所述有源层与上一行像素单元的发光器件的阳极的连接点位于所述第一薄膜晶体管组的右侧。

9.根据权利要求1所述的阵列基板，其特征在于，所述高电位电源电压线呈S型。

10.一种显示面板，其特征在于，包括发光器件及如权利要求1-9任一项所述的阵列基板，所述阵列基板用于为所述发光器件提供驱动电路。

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