CN210603605U - 一种单光子探测器死时间控制电路实现装置 - Google Patents

Abstract

本方案的单光子探测器死时间控制电路实现装置：时钟分配电路与脉冲展宽电路连接，其时钟脉冲引脚分别与第一、二触发器的CLK引脚和控制单元的时钟接收端连接。第一、二触发器的R引脚均与控制单元的控制信号输出引脚连接。第一、二逻辑芯片组的电平输入引脚均与第一、二触发器的Gate_nQ、ACC_nQ引脚连接，电平输出引脚与门控驱动电路连接。优点是通过将触发信号立刻送至在延时芯片组下级链路的逻辑芯片组，实现减小了关断死时间的链路长度。配合控制单元，实现接收到探测时钟脉冲信号及时关断门控和符合门信号的目的，减少硬件操作时间，解决因无法及时关断门控+符合门信号导致后脉冲计数过大造成的QDK系统成码率低的问题。

Description

一种单光子探测器死时间控制电路实现装置

技术领域

本实用新型涉及量子通讯领域，尤其涉及一种单光子探测器死时间控制电路实现装置。

背景技术

光的最小单位是光子,单光子探测器作为最精密的光学测量仪器可以实现对单个光子的检测,其在量子信息、生物荧光检测、分布式光纤传感、微弱光成像、激光雷达等诸多领域有着重要的应用。在量子信息领域,由于基于物理学上的量子态不可克隆定理,利用单光子的非正交态进行编码可以实现无条件安全的量子密钥分发(QKD),进而实现无条件安全的量子保密通讯。在基于光子为信息载体的量子密钥分发中,单光子探测器作为量子密钥分发的核心器件,其性能指标成为限制量子保密通讯传输距离和成码率的重要因素之一。

单光子探测器死时间控制是指在APD(雪崩式光电二极管)探测到一个光信号后由死时间控制电路产生两路控制信号使门控电路和雪崩信号处理电路进入非使能状态，此时单光子探测器是不会产生任何探测计数。在经过一段死时间后，死时间控制电路又会产生两路控制信号来控制门控电路和雪崩信号处理电路，此时单光子探测器又进入正常工作状态。单光子探测器的性能指标主要由量子探测效率、暗计数率和后脉冲概率组成。一般情况下探测效率和暗计数率是不变的，所以当后脉冲概率越高其性能越差。

当雪崩光电二极管在雪崩状态下工作时，光子打出的电子将产生持续的碰撞电离，PN结中的载流子将不断增加，虽然可以通过关断“门脉冲”的方式使雪崩光电二极管淬灭，但是载流子并不能在下一个门脉冲到来之前释放，残留的载流子会造成一次额外的计数，这个信号脉冲就称之为后脉冲，后脉冲并不是由光子激发产生的，属于误计数，在量子通信中，后脉冲将极大的影响系统的误码率。

目前，为了减少后脉冲，一种有效的方法是对探测器设定死时间，所谓死时间是指在产生一次有效光子计数后的一段时间内不再对新的信号进行响应。当前常采用的死时间的实现办法是利用光子信号作为反馈，在得到一次有效计数后，利用电路逻辑处理手段在一段时间内屏蔽门脉冲。死时间控制是由关断“门控信号+符合门信号”和打开“门控信号+符合门信号”两部分组成，两种之间的时间间隔即死时间。传统的死时间控制电路方案如图1a所示，其过程是在光信号引发APD管雪崩后，雪崩信号处理电路会把微弱的雪崩信号甄别出来再经过一系列的处理后送至控制单元，然后再由控制单元产生两路死时间控制信号，一路用于控制门控电路，另一路用于控符合门信号处理电路。

关断“门控信号+符合门信号”过程：门控信号加载在单光子探测器上产生雪崩信号，雪崩信号经过高速比较器比较得到的信号A，信号A再与符合门信号进行与操作后输出给脉冲展宽电路、时钟分配电路再输出触发信号到控制单元，控制单元接收到触发信号后，由控制单元输出Gata_EN/ACC_EN信号将延时芯片A、延时芯片B关断实现了死时间的关断功能。

打开“门控信号+符合门信号”过程:控制单元收到关断“门控信号+符合门信号”的触发信号后，输出Gata_EN/ACC_EN信号的同时开始计时，计时的时钟由计时脉冲提供；在系统运行过程中由用户(或者产品设计中)设置死时间，当死时间到达后控制单元在将Gata_EN/ACC_EN信号使能，开启“门控信号+符合门信号”。

从而通过上述的过程完成了单光子探测器产品中的死时间控制功能。

现有方案的缺点：探测信号经过多级处理后送至时钟分配电路、控制单元，再去控制延时芯片去关断使能信号进行关门处理，整体物理通道延时较大反馈建立的时间长，会导致探测到信号后级若干个门控+符合门不能正常关断，形成一段“盲区”，在“盲区”内系统的后脉冲计数增加。在探测效率和暗计数率是不变的情况下，后脉冲计数增加会导致系统的错误率提高，QKD系统成码率降低的问题。

所以，如何能够提供一种能够在一个周期内快速关断门控信号和符合门信号的硬件电路及控制电路方法用以降低系统的后脉冲计数从而提高QKD系统(量子密钥分发，Quantum Key Distribution)的成码率成为亟待解决的问题。

实用新型内容

本实用新型提供一种单光子探测器死时间控制电路实现装置。用以解决现有技术中探测信号经过多级处理后送至时钟分配电路、控制单元，再去控制延时芯片去关断使能信号进行关门处理，导致整体物理通道延时较大反馈建立的时间长，导致探测到信号后若干个门控+符合门不能正常关断，导致后脉冲计数增加的问题。而后脉冲计数增加会导致系统的错误率提高，最终导致QKD系统成码率降低。

为了实现上述目的，本实用新型技术方案提供一种单光子探测器死时间控制电路实现装置，包括：第一逻辑芯片组、第二逻辑芯片组、第一触发器、第二触发器、时钟分配电路、控制单元、雪崩电路、信号处理芯片、脉冲展宽电路。时钟分配电路的探测脉冲接收引脚与脉冲展宽电路连接，时钟分配电路的时钟脉冲引脚分别与第一触发器的CLK引脚、第二触发器的CLK引脚和控制单元的时钟接收端连接。第一触发器的R引脚与控制单元的第一控制信号输出引脚连接，第一触发器的引脚D配置高电平。第二触发器的R引脚与控制单元的第二控制信号输出引脚连接，第二触发器的引脚D配置高电平。第一逻辑芯片组的电平输入引脚与第一触发器的Gate_nQ引脚连接，电平输出引脚与门控驱动电路的输入端连接。第二逻辑芯片组电平输入端侧与第二触发器的ACC_nQ引脚连接，电平输出引脚与信号处理芯片的第一电平输入引脚连接。

作为上述技术方案的优选，较佳的，第一逻辑芯片组的电平输入引脚还与第一延时芯片的信号输出引脚连接。

作为上述技术方案的优选，较佳的，第二逻辑芯片组的电平输入引脚还与第二延时芯片的信号输出引脚连接。

作为上述技术方案的优选，较佳的，第一逻辑芯片组包括第一逻辑芯片和第二逻辑芯片，第一逻辑芯片的信号输入引脚与第一延时芯片的信号输出引脚连接，还与第二逻辑芯片的信号输出引脚连接。第二逻辑芯片的信号输入引脚与第一延时芯片的信号输出引脚连接，还与第一触发器的Gate_nQ引脚连接。

作为上述技术方案的优选，较佳的，第二逻辑芯片组包括第三逻辑芯片和第四逻辑芯片，第三逻辑芯片的信号输入引脚与第二延时芯片的信号输出引脚连接，还与第四逻辑芯片的信号输出引脚连接。第四逻辑芯片的信号输入引脚与第二延时芯片的信号输出引脚连接，还与第二触发器的ACC_nQ引脚连接。

作为上述技术方案的优选，较佳的，控制单元的第一控制信号输出引脚Gate_D_R与第一触发器的R引脚连接。

作为上述技术方案的优选，较佳的，控制单元的第二控制信号输出引脚Acc_D_R与第二触发器的R引脚连接。

作为上述技术方案的优选，较佳的，还包括：门控驱动电路、雪崩电路、高速比较器，门控驱动电路的输出端与雪崩电路连接后经高速比较器与信号处理芯片的第二电平输入引脚连接，信号处理芯片的电平输出引脚与脉冲展宽电路连接。

本实用新型技术方案提供了一种单光子探测器死时间控制电路实现装置：时钟分配电路的探测脉冲接收引脚与脉冲展宽电路连接，其时钟脉冲引脚分别与第一、第二触发器的CLK引脚和控制单元的时钟接收端连接。第一、第二触发器的R引脚分别与控制单元的第一、第二控制信号输出引脚连接。第一、第二触发器的引脚D配置高电平。第一、第二逻辑芯片组的电平输入引脚分别与第一、第二触发器的Gate_nQ、ACC_nQ引脚连接，电平输出引脚与门控驱动电路的输入端连接。

本实用新型的优点是通过增设触发器组将触发信号引入增设的逻辑芯片组中，当控制单元计时至预设死时间时，对触发器组发出控制信号后门控信号和符合门信号的信号状态被切换。由于逻辑芯片组在延时芯片组的下一级链路，减小了关断死时间物理的链路。将触发器组与逻辑芯片组直接连接，同时通过控制单元计时，实现在系统中接收到探测时钟脉冲信号后1个周期以内完成系统中门控的有效关断的技术目的，减少硬件操作时间，解决因无法及时关断门控+符合门信号导致后脉冲计数过大造成的QDK系统成码率低的问题。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a为本实用新型所涉及背景技术的死时间控制电路的电路结构示意图。

图1b为本实用新型提供一种单光子探测器死时间控制电路实现装置的电路结构示意图。

图1c为本实用新型提供一种单光子探测器死时间控制电路实现装置的电路结构示意图二。

图2为本实用新型提供一种单光子探测器死时间控制电路实现装置的一具体实施例提供的流程示意图。

图3为本实用新型所用的D触发器的电路示意图。

图4为本实用新型所用的D触发器的真值表。

图5为本实用新型提供的一种单光子探测器死时间控制电路实现装置的结构示意图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

现用一实施例对本实用新型技术方案进行初步说明：如图1b及图1c所示，一种单光子探测器死时间控制电路实现装置，包括：由第一逻辑芯片-逻辑芯片A0和第二逻辑芯片-逻辑芯片A1组成的第一逻辑芯片组、由第三逻辑芯片-逻辑芯片B0和第四逻辑芯片-逻辑芯片B1组成的第二逻辑芯片组、第一触发器Gate D、第二触发器ACC D、时钟分配电路、控制单元、雪崩电路、信号处理芯片、脉冲展宽电路，其中信号处理芯片以逻辑芯片C为例进行说明：

时钟分配电路的探测脉冲接收引脚a与脉冲展宽电路的输出端连接，时钟分配电路的时钟脉冲引脚b分别与Gate D触发器的CLK引脚、ACC D触发器的CLK引脚和控制单元的CLK引脚连接。Gate D触发器的R引脚与控制单元的第一控制信号输出引脚Gate_D_R连接，Gate D触发器的引脚D配置高电平；

ACC D触发器的R引脚与控制单元的第二控制信号输出引脚ACC_D_R连接，ACC D触发器的引脚D配置高电平。

逻辑芯片A1的第一电平输入引脚与Gate D触发器的Gate_nQ引脚连接，第二电平输入引脚与第一延时芯片的信号输出引脚连接。逻辑芯片A1的电平输出引脚与逻辑芯片A0的第二电平输入引脚相连。

逻辑芯片A0的第一电平输入引脚与第一延时芯片的信号输出引脚连接。逻辑芯片A0的电平输出引脚与门控驱动电路的输入端连接。

逻辑芯片B1的第一电平输入引脚与ACC D触发器的ACC_nQ引脚连接，第二电平输入引脚与第二延时芯片的信号输出引脚连接。逻辑芯片B1的电平输出引脚与逻辑芯片B0的第二电平输入引脚相连。

逻辑芯片B0的第一电平输入引脚与第二延时芯片的信号输出引脚连接。逻辑芯片B0的电平输出引脚与逻辑芯片C的第一电平输入引脚连接。

控制单元的第一控制信号输出引脚Gate_D_R与Gate D触发器的R引脚连接，第二控制信号输出引脚Acc_D_R与ACC D触发器的R引脚连接。

门控驱动电路的输出端与雪崩电路连接，雪崩电路与高速比较器连接，高速比较器与逻辑芯片C的第二电平输入引脚连接，逻辑芯片C的电平输出引脚与脉冲展宽电路的输入端连接。

现结合具体应用场景描述本实用新型技术方案，在本实施例中，在电路工作过程中Gate D、ACC D触发器的D端均置高电平(H)。

步骤201、对Gate D触发器和ACC D触发器初始化。

参考图4所示的真值表。

具体的，将触发器的D端置高电平(H)，R端置低电平(L)，其中Gate D触发器的R端为Gate_D_R，ACC D触发器的R端为ACC_D_R。此时Gate D、ACC D触发器的Q端、Gate_nQ、ACC_nQ维持原状。进一步的，将Gate D、ACC D触发器的R端均置高电平(H)，此时Gate D、ACC D触发器的Q端均为低电平(L)，Gate_nQ为高电平(H)、ACC_nQ为高电平(H)。

步骤202、门控信号和符合门信号开启。

Gate_nQ为高电平(H)、ACC_nQ为高电平(H)：双通道延时芯片A输出高电平，逻辑芯片A1进行与操作，输出高电平至逻辑芯片A0，逻辑芯片A0接收逻辑芯片A1输出的高电平和双通道延时芯片A输出的高电平后进行与操作，输出高电平信号经门控驱动电路后输出高电平门控信号即为开启门控信号；双通道延时芯片B输出高电平，逻辑芯片B1进行与操作，输出高电平至逻辑芯片B0，逻辑芯片B0接收逻辑芯片B1输出的高电平和双通道延时芯片B输出的高电平后进行与操作，输出高电平符合门信号即为开启符合门信号，逻辑芯片C对高电平门控信号和高电平符合门信号进行与操作，门控+符合门信号开启。

步骤203、时钟分配电路接收探测脉冲。

当检测到探测脉冲时，执行步骤204和步骤206，若未接收到则电路保持当前状态。

步骤204、向Gate D、ACC D触发器各发送一时钟脉冲信号。

步骤205、门控和符合门信号关断。

具体的，时钟分配电路向Gate D、ACC D触发器的CLK端各发送一时钟信号。对GateD触发器详细说明：D端为高电平，参考真值表，时钟信号的上升沿触发电平转换，R端为低电平(L)，Q端为高电平(L)，Gate_nQ为低电平(L)，逻辑芯片A1接收双通道延时芯片A输出的高电平和低电平Gate_nQ执行与操作，输出低电平至逻辑芯片A0，逻辑芯片A0接收逻辑芯片A1输出的低电平和双通道延时芯片A输出的高电平后进行与操作，输出低电平信号经门控驱动电路后输出低电平门控信号即为关断门控信号，ACC D触发器工作过程与Gate D触发器工作过程相同，输出低电平符合门信号。由此门控和符合门信号关断。

步骤206、控制单元开始计时。

具体的，与步骤204同时，时钟分配电路向控制单元发送一计时触发信号。

步骤207、当计时到达设置的死时间后触发Gate D、ACC D触发器，门控和符合门信号开启。

具体的，当计时到达设置的死时间后控制单元输出Gate_D_R、ACC_D_R均为H。

以Gate D触发器为例进行详细说明，控制单元输出高电平的Gate_D_R至Gate D触发器的R端，参考真值表，Q端为低电平(L)，则Gate_nQ为高电平(H)，参考上述逻辑，逻辑芯片A0接收逻辑芯片A1输出的高电平和双通道延时芯片A输出的高电平后进行与操作，输出高电平门控信号即为开启门控信号。ACC D触发器工作过程与Gate D触发器工作过程相同，输出高电平符合门信号。由此门控和符合门信号开启。

当执行步骤207门控和符合门信号开启时，同时执行步骤203，时钟分配电路准备接收下一探测脉冲。

结合上述方案步骤201至步骤207，总结本实用新型技术方案的实现过程为：触发器组初始化阶段，将门控信号+符合门信号打开。当时钟分配电路接收到探测脉冲信号后输出多路脉冲信号：第一路送给Gate D触发器进行脉冲触发，基于上述步骤将Gate D触发器的Gate_nQ所输出的电平翻转为低电平，实现门控信号的关断；第二路送给ACC D触发器进行脉冲触发，基于上述步骤将ACC D触发器的ACC_nQ所输出的电平翻转为低电平，实现符合门信号的关断；第三路送给控制单元启动死时间控制计时功能，计时满后控制单元发出高电平Gate_D_R、高电平ACC_D_R信号，将Gate D触发器、ACC D触发器的Gate_nQ和ACC_nQ所输出的低电平翻转为高电平，从而完成“门控信号+符合门信号”的开启。

本实用新型还提供一种能够实现上述方法的单光子探测器死时间控制电路实现装置，包括：由第一逻辑芯片311和第二逻辑芯片312组成的第一逻辑芯片组31、由第三逻辑芯片321和第四逻辑芯片322组成的第二逻辑芯片组32、第一触发器33、第二触发器34、时钟分配电路35、控制单元36，由第一延时芯片371和第二延时芯片372组成的延时芯片组37。

当时钟分配电路35的探测脉冲接收引脚a接收到探测脉冲时，通过时钟脉冲引脚b同时向控制单元36的CLK引脚、第一触发器33的CLK引脚和第二触发器34的CLK引脚各发送一同步的时钟脉冲信号。

第一触发器33的CLK引脚接收到时钟分配电路35发送的时钟脉冲信号时，经Gate_nQ引脚向第二逻辑芯片312的第一电平输入引脚发送一为低电平的第一触发信号。

第二触发器34的CLK引脚接收到时钟分配电路35发送的时钟脉冲信号时，经ACC_nQ引脚向第四逻辑芯片322的第一电平输入引脚发送一为低电平的第二触发信号。

第一逻辑芯片311的第一电平输入引脚与第二逻辑芯片312的第二电平输入引脚同时接收从第一延时芯片371发出的高电平信号。

第二逻辑芯片312将接收的低电平的第一触发信号和高电平信号将二者相与，向第一逻辑芯片311第二电平输入引脚的发送一低电平信号。此时，第一逻辑芯片311用于，结合上述从第一延时芯片371接收的高电平信号和接收的第二逻辑芯片312发出的低电平信号进行与操作，输出低电平信号，此低电平信号为关断门控信号指示。

第三逻辑芯片321的第一电平输入引脚与第四逻辑芯片322的第二电平输入引脚同时接收从第二延时芯片372发出的高电平信号。

第四逻辑芯片322将接收的低电平的第二触发信号和高电平信号将二者相与，向第三逻辑芯片321第二电平输入引脚的发送一低电平信号。此时，第三逻辑芯片321结合上述从第二延时芯片372接收的高电平信号和接收的第四逻辑芯片322发出的低电平信号进行与操作，输出低电平信号，此低电平信号为关断门控信号指示。

逻辑芯片C对从第二电平输入引脚接收的低电平门控信号和从第一电平输入引脚接收的低电平符合门信号进行与操作，门控+符合门信号关断。

当控制单元36计时到达预设死时间时，向第一触发器33和第二触发器34各发送一控制信号，使得第一逻辑芯片311和第三逻辑芯片321分别输出开启门控信号指示和开启符合门信号指示。

控制单元第一输出引脚Gate_D_R发送的高电平信号至第一触发器33的R引脚后，Gate_nQ引脚向第二逻辑芯片312发送一为高电平的第三触发信号。

控制单元第二输出引脚Acc_D_R发送的高电平信号至第二触发器34的R引脚后，ACC_nQ引脚向第四逻辑芯片322发送一为高电平的第四触发信号。

根据上述电路结构，第一逻辑芯片311输出高电平信号，此高电平信号为开启门控信号指示；第三逻辑芯片321输出高电平信号，此高电平信号为开启符合门信号指示。

逻辑芯片C对高电平门控信号和高电平符合门信号进行与操作，门控+符合门信号开启。

本实用新型技术方案提供了一种单光子探测器死时间控制电路实现装置：时钟分配电路的探测脉冲接收引脚与脉冲展宽电路连接，其时钟脉冲引脚分别与第一、第二触发器的CLK引脚和控制单元的时钟接收端连接。第一、第二触发器的R引脚分别与控制单元的第一、第二控制信号输出引脚连接。第一、第二触发器的引脚D配置高电平。第一、第二逻辑芯片组的电平输入引脚分别与第一、第二触发器的Gate_nQ、ACC_nQ引脚连接，电平输出引脚与门控驱动电路的输入端连接。

本实用新型的优点是通过增设触发器组将触发信号引入增设的逻辑芯片组中，当控制单元计时至预设死时间时，对触发器组发出控制信号后门控信号和符合门信号的信号状态被切换。由于逻辑芯片组在延时芯片组的下一级链路，减小了关断死时间物理的链路。将触发器组与逻辑芯片组直接连接，同时通过控制单元计时，实现在系统中接收到探测时钟脉冲信号后1个周期以内完成系统中门控的有效关断的技术目的，减少硬件操作时间，解决因无法及时关断门控+符合门信号导致后脉冲计数过大造成的QDK系统成码率低的问题。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (8)

1.一种单光子探测器死时间控制电路实现装置，其特征在于，它包括：第一逻辑芯片组、第二逻辑芯片组、第一触发器、第二触发器、时钟分配电路、控制单元、雪崩电路、信号处理芯片、脉冲展宽电路，

所述时钟分配电路的探测脉冲接收引脚与脉冲展宽电路连接，时钟分配电路的时钟脉冲引脚分别与所述第一触发器的CLK引脚、所述第二触发器的CLK引脚和所述控制单元的时钟接收端连接；

所述第一触发器的R引脚与所述控制单元的第一控制信号输出引脚连接，所述第一触发器的引脚D配置高电平；

所述第二触发器的R引脚与所述控制单元的第二控制信号输出引脚连接，所述第二触发器的引脚D配置高电平；

所述第一逻辑芯片组的电平输入引脚与所述第一触发器的Gate_nQ引脚连接，电平输出引脚与门控驱动电路的输入端连接；

所述第二逻辑芯片组电平输入端侧与所述第二触发器的ACC_nQ引脚连接，电平输出引脚与信号处理芯片的第一电平输入引脚连接。

2.根据权利要求1所述的单光子探测器死时间控制电路实现装置，其特征在于，所述第一逻辑芯片组的电平输入引脚还与第一延时芯片的信号输出引脚连接。

3.根据权利要求1所述的单光子探测器死时间控制电路实现装置，其特征在于，所述第二逻辑芯片组的电平输入引脚还与第二延时芯片的信号输出引脚连接。

4.根据权利要求2所述的单光子探测器死时间控制电路实现装置，其特征在于，所述第一逻辑芯片组包括第一逻辑芯片和第二逻辑芯片，

所述第一逻辑芯片的信号输入引脚与所述第一延时芯片的信号输出引脚连接，还与所述第二逻辑芯片的信号输出引脚连接；

所述第二逻辑芯片的信号输入引脚与所述第一延时芯片的信号输出引脚连接，还与所述第一触发器的Gate_nQ引脚连接。

5.根据权利要求3所述的单光子探测器死时间控制电路实现装置，其特征在于，所述第二逻辑芯片组包括第三逻辑芯片和第四逻辑芯片，

所述第三逻辑芯片的信号输入引脚与所述第二延时芯片的信号输出引脚连接，还与所述第四逻辑芯片的信号输出引脚连接；

所述第四逻辑芯片的信号输入引脚与所述第二延时芯片的信号输出引脚连接，还与所述第二触发器的ACC_nQ引脚连接。

6.根据权利要求1所述的单光子探测器死时间控制电路实现装置，其特征在于，所述控制单元的第一控制信号输出引脚Gate_D_R与所述第一触发器的R引脚连接。

7.根据权利要求1所述的单光子探测器死时间控制电路实现装置，其特征在于，所述控制单元的第二控制信号输出引脚Acc_D_R与所述第二触发器的R引脚连接。

8.根据权利要求1所述的单光子探测器死时间控制电路实现装置，其特征在于，还包括：门控驱动电路、雪崩电路、高速比较器，

所述门控驱动电路的输出端与雪崩电路连接后经所述高速比较器与所述信号处理芯片的第二电平输入引脚连接，所述信号处理芯片的电平输出引脚与所述脉冲展宽电路连接。

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