CN210515010U - 一种欠采样采集高速信号的系统 - Google Patents
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Abstract
本实用新型公开了一种欠采样采集高速信号的系统，包括MCU，所述MCU内部设有ADC模块、PLL外设和定时器模块，PLL外设产生一个时钟信号驱动定时器模块，同时定时器模块以定时器定时信号作为采样触发的起始信号控制ADC模块开始采样，每经过一个采样周期内，采样时钟的相位均发生改变，本实用新型由于使用单颗SOC芯片即可实现原本需要独立的高速ADC+处理器方案才能实现的功能，从而简化了硬件电路设计，并能节省高速ADC的额外成本。
Description
技术领域
本实用新型涉及信号处理技术领域，具体是一种欠采样采集高速信号的系统。
背景技术
根据奈奎斯特(Nyquist)采样定理，当采样频率(fs.max)大于信号中最高频率(fmax)的2倍时(fs.max>2fmax)，采样之后的数字信号完整地保留了原始信号中的信息。基于此定理，在采样高速信号时，需要使用昂贵的高速ADC，即高速ADC的采样频率需大于采样信号的最高频率，这将使器件成本大大提高。本实用新型为使用一颗较高性能的MCU，使用MCU内部的低速ADC外设对高速重频信号进行采样，省去了价格昂贵的高速ADC，从而节省成本，减小系统复杂度。
现有的高速信号采集方法，通常是采用一颗具备高速采样率的AD转换芯片进行采样。或者使用一颗高速采样率的AD转换芯片，价格高昂，且外围电路设计复杂，电路设计需求高，还需要额外的处理器进行控制处理。
实用新型内容
本实用新型的目的在于提供一种欠采样采集高速信号的系统，以解决上述背景技术中提出的问题。
为实现上述目的，本实用新型提供如下技术方案：
一种欠采样采集高速信号的系统，包括MCU，所述MCU内部设有ADC模块、PLL外设和定时器模块，PLL外设产生一个时钟信号驱动定时器模块，同时定时器模块以定时器定时信号作为采样触发的起始信号控制ADC模块开始采样，每经过一个采样周期内，采样时钟的相位均发生改变。
作为本实用新型的进一步方案：所述时钟信号的频率为200MHz。
作为本实用新型的进一步方案：所述ADC模块采样频率<5MHz，高速信号频率为50MHz，重复周期为2us。
作为本实用新型的进一步方案：所述ADC模块的采样频率为2MHz。
作为本实用新型的进一步方案：所述ADC采样频率与高速信号频率为整数倍关系。
与现有技术相比，本实用新型的有益效果是：本实用新型由于使用单颗SOC芯片即可实现原本需要独立的高速ADC+处理器方案才能实现的功能，从而简化了硬件电路设计，并能节省高速ADC的额外成本。
附图说明
图1为本实用新型的整体电路原理图。
图2为信号采样的波形示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
请参阅图1-2，实施例1：本实用新型实施例中，一种欠采样采集高速信号的系统，包括MCU，所述MCU内部设有ADC模块、PLL外设和定时器模块，PLL外设产生一个高频时钟，以200MHz为例，此时钟驱动定时器模块，产生可配置的定时信号；定时器工作在计数模式，并配置定时器计数时间为信号重复周期时间+采样延时时间t。本例中，使t＝高速信号频率，即使定时器计数时间为高速信号周期2us+高速信号时间0.02us，共2.02us。ADC工作在连续采样模式，此例中设置为2MHz采样频率，以定时器定时信号作为采样触发的起始信号。采集开始，启动定时器计数，达到计数周期，产生触发信号，ADC开始采样，如下图所示的相位1时序，此时采样可能采样不到高速信号的数据；根据此前设定的定时器定时周期，当采样第2个周期时，将会使下次采样起始触发信号延后1个高速信号周期时间t，即改变采样时钟的相位，如下图相位2所示时序；此时亦可能采样不到高速信号的数据，重复上一个过程，再延时ADC采样时钟相位采样下1个周期信号，当延时到第n次时钟相位时，如下图相位n所示，采样时钟重叠到高速信号之上，此时采得信号。
采样信号的周期为2us，采样延时时间t为0.02us，则有m＝2us(采样信号的周期)/0.02us(延时时间t)＝100。则有重复延时采集m次内，必定有采样时钟与高速信号重叠的情形，即上图中相位n所示。本例中，设置ADC采样频率与高速信号频率为整数倍关系，当采集到高速信号后，更改定时器定时周期为信号周期，则在以后每个信号周期内都可以采集到有效数据，以简化软件控制及减少采样次数。在实际应用中，可以根据不同需求应用更改采样频率、延时时间等，以实现对不同频率信号的采集。
据此，本实用新型使用较低频率的采样时钟，通过PLL和定时器改变ADC采样时钟的相位，等效出高频采样，以实现对高速重频信号的欠采样。
实施例2：在实施例1的基础上，本设计的MCU采用集成式封装结构，其体积小，适用范围广泛。
对于本领域技术人员而言，显然本实用新型不限于上述示范性实施例的细节，而且在不背离本实用新型的精神或基本特征的情况下，能够以其他的具体形式实现本实用新型。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本实用新型的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本实用新型内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (5)
1.一种欠采样采集高速信号的系统，包括MCU，其特征在于，所述MCU内部设有ADC模块、PLL外设和定时器模块，PLL外设产生一个时钟信号驱动定时器模块，同时定时器模块以定时器定时信号作为采样触发的起始信号控制ADC模块开始采样，每经过一个采样周期内，采样时钟的相位均发生改变。
2.根据权利要求1所述的一种欠采样采集高速信号的系统，其特征在于，所述时钟信号的频率为200MHz。
3.根据权利要求1所述的一种欠采样采集高速信号的系统，其特征在于，所述ADC模块采样频率<5MHz，高速信号频率为50MHz，重复周期为2us。
4.根据权利要求3所述的一种欠采样采集高速信号的系统，其特征在于，所述ADC模块的采样频率为2MHz。
5.根据权利要求1所述的一种欠采样采集高速信号的系统，其特征在于，所述ADC采样频率与高速信号频率为整数倍关系。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201922043785.1U CN210515010U (zh) | 2019-11-23 | 2019-11-23 | 一种欠采样采集高速信号的系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201922043785.1U CN210515010U (zh) | 2019-11-23 | 2019-11-23 | 一种欠采样采集高速信号的系统 |
Publications (1)
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| CN210515010U true CN210515010U (zh) | 2020-05-12 |
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ID=70575014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201922043785.1U Active CN210515010U (zh) | 2019-11-23 | 2019-11-23 | 一种欠采样采集高速信号的系统 |
Country Status (1)
| Country | Link |
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| CN (1) | CN210515010U (zh) |
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2019
- 2019-11-23 CN CN201922043785.1U patent/CN210515010U/zh active Active
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