CN210429263U - 一种显示面板及显示装置 - Google Patents
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Abstract
本实用新型提供了一种显示面板及显示装置，通过将外围电路中的部分或全部外围电路单元与像素电路中的像素单元混合排列于显示区域内，在不降低外围电路的驱动能力同时尽可能减小外围电路所占的边框区域的面积，以实现窄边框，甚至无边框设计，并且提高了外围电路的驱动能力。
Description
技术领域
本实用新型涉及显示屏领域，具体涉及一种显示面板结构及显示装置结构。
背景技术
目前，随着显示屏的屏占比要求不断增大，也就是需求边框越来越小，显示占比越来越大，从而需要设置于边框区域的外围电路(包括扫描驱动电路和静电释放电路等)的尺寸较小来实现窄边框。然而，显示屏的功能越来越强大、像素个数也越来越多，这就要求辅助显示功能的外围电路的驱动能力也越来越强，这样就出现了强驱动能力与窄边框之间矛盾。
实用新型内容
有鉴于此，本实用新型实施例致力于提供一种显示面板及显示装置，通过将外围电路中的部分或全部外围电路单元与像素电路中的像素单元混合排列于显示区域内，以实现窄边框，甚至无边框设计，并且提高了外围电路的驱动能力。
根据本实用新型的一方面，本实用新型一实施例提供的一种显示面板，所述显示面板包括显示区域、像素电路和外围电路，所述外围电路的至少部分外围电路单元和所述像素电路设置在所述显示区域内，所述像素电路包括多个阵列排布的像素电路单元；
其中，每个所述外围电路单元与同一行或同一列的多个所述像素电路单元电连接，且所述显示区域内部分或全部所述外围电路单元与多个所述像素电路单元混合排列。
在一实施例中，所述外围电路包括扫描驱动电路，且所述扫描驱动电路包括多个扫描驱动电路单元。
在一实施例中，所述显示区域包括与所述像素电路对应的发光器件层，所述发光器件层的投影面积大于所述像素电路的投影面积。
在一实施例中，所述扫描驱动电路单元与所述像素电路单元同层设置，所述扫描驱动电路单元与所述像素电路单元之间设置绝缘结构；和/或所述扫描驱动电路单元与所述像素电路单元层叠设置。
在一实施例中，所述外围电路包括静电释放电路，所述静电释放电路包括多个静电释放电路单元。
在一实施例中，所述静电释放电路单元与所述像素电路单元同层设置，所述静电释放电路单元与所述像素电路单元之间设置绝缘结构；和/或所述静电释放电路单元与所述像素电路单元层叠设置。
在一实施例中，所述显示区域包括第一显示区域和设置于所述第一显示区域周边的第二显示区域，所述第二显示区域内设置多个像素电路单元。
在一实施例中，所述显示面板还包括连接所述第二显示区域内的像素电路单元的控制信号线。
在一实施例中，所述外围电路中的多个外围电路单元与多个所述像素电路单元混合排列于所述第一显示区域内和/或所述第二显示区域内。
根据本实用新型的另一方面，本实用新型一实施例提供的一种显示装置，包括如上任一项所述的显示面板。
本实用新型实施例提供的一种显示面板及显示装置，通过将外围电路中的部分或全部外围电路单元与像素电路中的像素单元混合排列于显示区域内，在不降低外围电路的驱动能力同时尽可能减小外围电路所占的边框区域的面积，以实现窄边框，甚至无边框设计，并且提高了大尺寸显示屏的外围电路的驱动能力。
附图说明
图1所示为本申请一实施例提供的一种显示面板的结构示意图。
图2所示为本申请一实施例提供的一种显示面板的层叠结构示意图。
图3所示为本申请另一实施例提供的一种显示面板的层叠结构示意图。
图4所示为本申请另一实施例提供的一种显示面板的结构示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
此外，在示例性实施例中，因为相同的参考标记表示具有相同结构的相同部件或相同方法的相同步骤，如果示例性地描述了一实施例，则在其他示例性实施例中仅描述与已描述实施例不同的结构或方法。
在整个说明书及权利要求书中，当一个部件描述为“连接”到另一部件，该一个部件可以“直接连接”到另一部件，或者通过第三部件“电连接”到另一部件。此外，除非明确地进行相反的描述，术语“包括”及其相应术语应仅理解为包括所述部件，而不应该理解为排除任何其他部件。
图1所示为本申请一实施例提供的一种显示面板的结构示意图。如图1所示，该显示面板包括像素电路1和外围电路2。其中，像素电路1位于显示面板的显示区域3内且用于实现像素发光，像素电路1与像素阵列对应电连接，像素电路1可以与像素阵列层叠设置于不同膜层或者设置于同一膜层，并且像素电路1包括多个阵列排布的像素电路单元10，每个像素电路单元10可以与一个显示单元对应，即每个像素电路单元10控制一个显示单元。外围电路2用于提供该显示面板显示所需要的辅助功能(包括驱动等功能)，外围电路2包括多个外围电路单元20，并且每个外围电路单元20与同一行或者同一列的多个像素电路单元10电连接，且外围电路2中的部分或全部外围电路单元20与多个像素电路单元10混合排列于显示区域3内。通常像素电路单元10位于显示区内与显示单元对应电连接，外围电路单元20设置于显示区域3的外围区域(非显示区域或者边框区域)，而本申请实施例将外围电路2中的部分或全部外围电路单元20设置为与像素电路单元10混合排列并设置于显示区域3内，即将部分或全部的外围电路单元20设置于显示单元正投影对应的区域，从而尽量减少外围电路2对应的非显示区域或边框区域的面积。外围电路设置于显示区，使得外围电路中驱动能力受电路长度影响的电路长度减小，因此驱动能力也得到了提高。应当理解，图1中只是示例性的给出了像素电路单元10与外围电路单元20的混合排列方式，本申请实施例中像素电路单元10与外围电路单元20可以根据实际应用场景的需求而选取其他的混合排列方式，包括全部外围电路单元20设置于显示区域3的内部(即全部外围电路单元20设置于显示单元正投影对应的区域)，从而实现窄边框甚至无边框，本申请实施例对此不做限定。
本申请实施例提供的一种显示面板，通过将外围电路中的部分或全部外围电路单元与像素电路中的像素单元混合排列于显示区域内，在不降低外围电路的驱动能力同时尽可能减小外围电路所占的边框区域的面积，以实现窄边框，甚至无边框设计，并且外围电路长度缩小，从而提高外围电路的驱动能力。
在一实施例中，如图1所示，外围电路2可以包括扫描驱动电路，且扫描驱动电路可以包括多个扫描驱动电路单元，扫描驱动电路中的部分或全部扫描驱动电路单元设置于显示区域3内。外围电路2可以是扫描驱动电路，用于对扫描线进行驱动操作，通过将扫描驱动电路中的部分或全部扫描驱动电路单元设置为与像素电路单元10混合排列于显示区域3内，即将部分或全部的扫描驱动电路单元设置于像素阵列正投影对应的区域，从而尽量减少扫描驱动电路对应的边框区域的面积，以实现窄边框，甚至无边框设计，同时也能缩小外围电路之间的长度距离，从而提高扫描驱动电路的驱动能力。
图2所示为本申请一实施例提供的一种显示面板的层叠结构示意图。如图2所示，上述实施例中的显示区域3可以包括与像素电路1对应的发光器件层30，发光器件层30的投影面积大于像素电路1的投影面积。通过设置发光器件层30的投影面积大于像素电路1的投影面积，可以将外围电路2的部分或全部外围电路单元20设置于发光器件层30正投影对应的位置，在不影响像素电路控制发光器件层的情况下，尽可能减小外围电路所占的边框区域的面积。
在一实施例中，如图2所示，扫描驱动电路单元20可以与像素电路单元10同层设置，扫描驱动电路单元20与像素电路单元10之间设置绝缘结构。通过将扫描驱动电路单元20与像素电路单元10同层设置，并且在扫描驱动电路单元20与像素电路单元10之间设置绝缘结构，可以在保证扫描驱动电路单元20与像素电路单元10各自的功能不受影响的前提下，减少扫描驱动电路对应的边框区域的面积，并且通过同层设置可以进一步减少显示面板的膜层厚度。另一实施例中，如图3所示，扫描驱动电路单元20可以与像素电路单元10层叠设置。通过将扫描驱动电路单元20与像素电路单元10设置于不同膜层，可以减少扫描驱动电路单元20与像素电路单元10之间相互的干扰，从而保证扫描驱动电路单元20与像素电路单元10各自的功能不受影响，并且可以减少扫描驱动电路20对应的边框区域的面积，从而实现窄边框，甚至无边框。应当理解，本申请实施例可以根据实际应用场景的需求而选取扫描驱动电路单元20与像素电路单元10之间不同的排列方式，例如扫描驱动电路单元20可以部分与像素电路单元10同层设置、另一部分层叠设置，兼顾膜层厚度和绝缘特性，本申请实施例对于扫描驱动电路单元20与像素电路单元10之间的具体排列方式不做限定。
图4所示为本申请另一实施例提供的一种显示面板的结构示意图。如图4所示，显示区域3可以包括第一显示区域31和设置于第一显示区域31周边的第二显示区域32，第二显示区域4内设置包括多个像素电路单元10，外围电路2中的部分或全部外围电路单元20设置于第二显示区域32内。通过在第一显示区域31的周边设置第二显示区域32，并且在第二显示区域32内设置多个像素电路单元10，可以提高显示面板的显示区域面积，并且将外围电路2中的部分或全部外围电路单元20设置于显示区域3内，从而可以减少外围电路所占的边框区域的面积，从而实现窄边框，甚至无边框。
在一实施例中，如图4所示，外围电路2中的多个外围电路单元20与多个像素电路单元10混合排列于第一显示区域31内和/或第二显示区域32内。应当理解，本申请实施例可以根据实际应用场景的需求而选取多个外围电路单元20与多个像素电路单元10混合排列的位置，例如可以只混合排列于第一显示区域31内，也可以只混合排列于第二显示区域32内，还可以同时混合排列于第一显示区域31和第二显示区域32内，本申请实施例对于多个外围电路单元20与多个像素电路单元10混合排列的具体位置不做限定。还应当理解，本申请实施例可以根据实际应用场景的需求而选取多个外围电路单元20与多个像素电路单元10混合排列的具体方式，例如可以是纵向排列、横向排列、对角排列、间隔排列等等，本申请实施例对此不作限定。
在一实施例中，如图4所示，显示面板还可以包括连接第二显示区域32内的像素电路单元10的控制信号线4。通过单独设置第二显示区域32内的像素电路单元10的控制信号线4，可以实现第二显示区域32内的像素电路单元10的单独控制，从而实现第二显示区域32的单独点亮或关断，可以应用于多个应用场景，例如对于拼接显示面板，当拼接时相邻的两个显示面板的边框区域会叠加，从而增大非显示区域的宽度，影响显示效果，因此，本申请实施例通过设置第二显示区域32内的像素电路单元10，在拼接时控制第二显示区域32内的像素电路单元10点亮第二显示区域32，以减小非显示区域的宽度，甚至减小至零(即无边框)，并且在不拼接时可以关断第二显示区域32内的像素电路单元10，以节省能耗。应当理解，本申请实施例可以根据实际应用场景的需求而选取第二显示区域32内的像素电路单元10的不同控制方式，例如第二显示区域32内的像素电路单元10可以常亮，本申请实施例对于第二显示区域32内的像素电路单元10的具体控制方法不做限定。
在一实施例中，如图1所示，外围电路2可以包括静电释放电路，静电释放电路包括多个静电释放电路单元。外围电路2可以是静电释放电路，用于释放芯片内的静电，从而保护芯片，通过将静电释放电路中的部分或全部静电释放电路单元设置于显示区域3内，从而可以减少静电释放电路所占的边框区域的面积，从而实现窄边框，甚至无边框。
在一实施例中，如图1所示，静电释放电路单元20可以与像素电路单元10同层设置，静电释放电路单元20与像素电路单元10之间设置绝缘结构。通过将静电释放电路单元20与像素电路单元10同层设置，并且在静电释放电路单元20与像素电路单元10之间设置绝缘结构，可以在保证静电释放电路单元20与像素电路单元10各自的功能不受影响的前提下，减少静电释放电路对应的边框区域的面积，并且通过同层设置可以进一步减少显示面板的膜层厚度。在一实施例中，静电释放电路单元20可以与像素电路单元10层叠设置。通过将静电释放电路单元20与像素电路单元10设置于不同膜层，可以减少静电释放电路单元20与像素电路单元10之间相互的干扰，从而保证静电释放电路单元20与像素电路单元10各自的功能不受影响，并且可以减少静电释放电路对应的边框区域的面积，从而实现窄边框，甚至无边框。应当理解，本申请实施例可以根据实际应用场景的需求而选取静电释放电路单元20与像素电路单元10之间不同的排列方式，例如静电释放电路单元20可以部分与像素电路单元10同层设置、另一部分层叠设置，兼顾膜层厚度和绝缘特性，本申请实施例对于静电释放电路单元20与像素电路单元10之间的具体排列方式不做限定。
本实用新型一实施例还提供一种显示装置，包括如上任一项所述的显示面板。本实用新型实施例提供的一种显示装置，通过将外围电路中的部分或全部外围电路单元与像素电路中的像素单元混合排列于显示区域内，在不降低外围电路的驱动能力同时尽可能减小外围电路所占的边框区域的面积，以实现窄边框，甚至无边框设计，并且提高了外围电路的驱动能力。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换等，均应包含在本实用新型的保护范围之内。
Claims (10)
1.一种显示面板，其特征在于，所述显示面板包括显示区域、像素电路和外围电路，所述外围电路的至少部分外围电路单元和所述像素电路设置在所述显示区域内，所述像素电路包括多个阵列排布的像素电路单元；
其中，每个所述外围电路单元与同一行或同一列的多个所述像素电路单元电连接，且所述显示区域内部分或全部所述外围电路单元与多个所述像素电路单元混合排列。
2.根据权利要求1所述的显示面板，其特征在于，所述外围电路包括扫描驱动电路，且所述扫描驱动电路包括多个扫描驱动电路单元。
3.根据权利要求2所述的显示面板，其特征在于，所述显示区域包括与所述像素电路电连接的发光器件层，所述发光器件层的投影面积大于所述像素电路的投影面积。
4.根据权利要求2所述的显示面板，其特征在于，所述扫描驱动电路单元与所述像素电路单元同层设置，所述扫描驱动电路单元与所述像素电路单元之间设置绝缘结构；和/或所述扫描驱动电路单元与所述像素电路单元层叠设置。
5.根据权利要求1所述的显示面板，其特征在于，所述外围电路包括静电释放电路，所述静电释放电路包括多个静电释放电路单元。
6.根据权利要求5所述的显示面板，其特征在于，所述静电释放电路单元与所述像素电路单元同层设置，所述静电释放电路单元与所述像素电路单元之间设置绝缘结构；和/或所述静电释放电路单元与所述像素电路单元层叠设置。
7.根据权利要求1所述的显示面板，其特征在于，所述显示区域包括第一显示区域和设置于所述第一显示区域周边的第二显示区域，所述第二显示区域内设置多个像素电路单元。
8.根据权利要求7所述的显示面板，其特征在于，还包括连接所述第二显示区域内的像素电路单元的控制信号线。
9.根据权利要求7所述的显示面板，其特征在于，所述外围电路中的多个外围电路单元与多个所述像素电路单元混合排列于所述第一显示区域内和/或所述第二显示区域内。
10.一种显示装置，其特征在于，包括如权利要求1-9中任一项所述的显示面板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201922075659.4U CN210429263U (zh) | 2019-11-25 | 2019-11-25 | 一种显示面板及显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201922075659.4U CN210429263U (zh) | 2019-11-25 | 2019-11-25 | 一种显示面板及显示装置 |
Publications (1)
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| CN210429263U true CN210429263U (zh) | 2020-04-28 |
Family
ID=70369795
Family Applications (1)
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| CN201922075659.4U Active CN210429263U (zh) | 2019-11-25 | 2019-11-25 | 一种显示面板及显示装置 |
Country Status (1)
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| CN (1) | CN210429263U (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113284453A (zh) * | 2021-05-31 | 2021-08-20 | 合肥维信诺科技有限公司 | 一种显示面板及其驱动方法、显示装置 |
| CN113327536A (zh) * | 2021-06-11 | 2021-08-31 | 合肥维信诺科技有限公司 | 显示面板和显示设备 |
| WO2023203430A1 (ja) * | 2022-04-22 | 2023-10-26 | 株式会社半導体エネルギー研究所 | 表示装置および電子機器 |
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2019
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