CN210183219U - 分时电控电路和高压驱动器 - Google Patents

Abstract

本实用新型适用于电路设计技术领域，提供了一种分时电控电路和高压驱动器。该分时电控电路包括欠压锁存模块、分时驱动模块和放电管；欠压锁存模块接收外部驱动信号源的驱动信号，根据外部使能信号源的使能信号输出第一驱动信号给分时驱动模块，输出第二驱动信号给放电管；分时驱动模块根据第一驱动信号控制外部高压功率管充电或放电；在外部高压功率管放电时，放电管根据第二驱动信号对外部高压功率管的漏极的电压进行泄放。本实用新型结构简单、体积小、功耗低且适应性好，在满足高压功率管的开启电压的同时，减掉了传统的外围储能电容，降低了高压驱动器的复杂度，可靠性高。

Description

分时电控电路和高压驱动器

技术领域

本实用新型属于电路设计技术领域，尤其涉及一种分时电控电路和高压驱动器。

背景技术

高压驱动器主要用于功率放大器的电源调制系统中，驱动高压功率管，输出调制电压。现阶段高压功率管产品的栅源击穿电压约为20V，所以高压驱动器需引入中间电压产生单元为高压功率管提供合适电压。但传统高压驱动器产生中间电压的电路存在可靠性低的问题。

实用新型内容

有鉴于此，本实用新型实施例提供了一种分时电控电路和高压驱动器，以解决传统高压驱动器产生中间电压的电路存在可靠性低的问题。

本实用新型实施例第一方面提供了一种分时电控电路，包括：欠压锁存模块、分时驱动模块和放电管；

所述欠压锁存模块的输入端适于与外部驱动信号源连接，使能端适于与外部使能信号源连接，第一输出端与所述分时驱动模块的输入端连接，第二输出端与所述放电管的第一端连接；所述分时驱动模块的输出端适于与外部高压功率管的栅极连接；所述放电管的第二端适于与外部高压功率管的漏极连接；

所述欠压锁存模块接收外部驱动信号源的驱动信号，根据外部使能信号源的使能信号输出第一驱动信号给所述分时驱动模块，输出第二驱动信号给所述放电管；所述分时驱动模块根据所述第一驱动信号控制所述外部高压功率管充电或放电；在外部高压功率管放电时，所述放电管根据所述第二驱动信号对外部高压功率管的漏极的电压进行泄放。

可选的，所述分时驱动模块包括：逻辑单元、第一电流源、第二电流源、第三电流源、第四电流源、第一开关元件、第二开关元件、第三开关元件和第四开关元件；

所述逻辑单元的输入端与所述欠压锁存模块的第一输出端连接，所述逻辑单元的第一输出端与所述第一开关元件的信号端连接，所述逻辑单元的第二输出端与所述第二开关元件的信号端连接，所述逻辑单元的第三输出端与所述第三开关元件的信号端连接，所述逻辑单元的第四输出端与所述第四开关元件的信号端连接；

所述第一开关元件的第一端与所述第一电流源的第二端连接，所述第一开关元件的第二端与所述外部高压功率管的栅极和第二开关元件的第一端均连接；所述第二开关元件的第二端与所述第二电流源的第一端连接；

所述第三开关元件的第一端与所述第三电流源的第二端连接，所述第三开关元件的第二端与所述外部高压功率管的栅极和第四开关元件的第一端均连接；所述第四开关元件的第二端与所述第四电流源的第一端连接；

所述第一电流源的第一端和所述第三电流源的第一端均与外部电源连接，所述第二电流源的第二端和所述第四电流源的第二端均接地。

可选的，所述分时驱动模块还包括：箝位器；

所述箝位器的第一端与所述第三电流源的第一端连接，所述箝位器的第二端与所述第三开关元件的第二端连接。

可选的，所述分时驱动模块还包括：逻辑单元、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管、第二PMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻和第六电阻；

所述逻辑单元的输入端与所述欠压锁存模块的第一输出端连接，所述逻辑单元的第一输出端与所述第一NMOS管的栅极连接，所述逻辑单元的第二输出端与所述第二NMOS管的栅极连接，所述逻辑单元的第三输出端与所述第三NMOS管的栅极连接，所述逻辑单元的第四输出端与所述第四NMOS管的栅极连接；

所述第一NMOS管的源极与所述第一电阻的第二端和所述第一PMOS管的栅极连接，所述第一NMOS管的漏极与所述第二电阻的第一端连接；所述第二NMOS管的源极与所述第一PMOS管的漏极和所述外部高压功率管的栅极连接，所述第二NMOS管的漏极与所述第三电阻的第一端连接；所述第三NMOS管的源极与所述第四电阻的第二端和所述第二PMOS管的栅极连接，所述第三NMOS管的漏极与所述第五电阻的第一端连接；所述第四NMOS管的源极与所述第二PMOS管的漏极和所述外部高压功率管的栅极连接，所述第四NMOS管的漏极与所述第六电阻的第一端连接；

所述第一电阻的第一端、第一PMOS管的源极、第四电阻的第一端和第二PMOS管的源极均与外部电源连接；所述第二电阻的第二端、所述第三电阻的第二端、所述第五电阻的第二端和所述第六电阻的第二端均接地。

可选的，所述分时驱动模块还包括：第一二极管和第二二极管；

所述第一二极管的阳极与所述外部高压功率管的栅极连接，所述第一二极管的阴极与所述第二二极管的阳极连接，第二二极管的阴极与外部电源连接。

可选的，所述分时电控电路还包括：为所述欠压锁存模块提供预设电压的电压转换模块；

所述电压转换模块的输入端适于与外部电源连接，输出端与所述欠压锁存模块的电压端连接。

可选的，所述分时电控电路还包括：对所述使能信号进行延迟的延迟模块；

所述延迟模块的输入端适于与所述外部使能信号源连接，所述延迟模块的输出端与所述欠压锁存模块的使能端连接。

可选的，所述分时电控电路还包括：电平移位模块；

所述电平移位模块的输入端与所述欠压锁存模块的第一输出端连接，所述电平移位模块的输出端与所述分时驱动模块的输入端连接。

可选的，所述放电管为NMOS管。

本实用新型实施例第二方面提供了一种高压驱动器，包括高压功率管和功率放大器，还包括如实施例第一方面提供的任一项所述的分时电控电路；

其中，所述功率放大器的第一端与所述高压功率管的漏极连接，所述功率放大器的第二端接地。

本实用新型实施例与现有技术相比存在的有益效果是：该分时电控电路主要包括欠压锁存模块、分时驱动模块和放电管，结构简单，成本低，简化了驱动器的体积，功耗低且适应性好；其中，欠压锁存模块接收外部驱动信号源的驱动信号，根据外部使能信号源的使能信号输出第一驱动信号给分时驱动模块，输出第二驱动信号给放电管，分时驱动模块根据第一驱动信号控制外部高压功率管充电或放电，在外部高压功率管放电时，放电管根据所述第二驱动信号对外部高压功率管的漏极的电压进行泄放，使得本实施例的驱动电路在满足高压功率管的开启电压的同时，减掉了传统的外围储能电容，降低了高压驱动器的复杂度，可靠性高。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例提供的分时电控电路的结构示意图；

图2是本实用新型实施例提供的另一种分时电控电路的结构示意图；

图3是本实用新型实施例提供的分时驱动模块的电路图；

图4是本实用新型实施例提供的另一种分时驱动模块的电路图；

图5是本实用新型实施例提供的逻辑单元输出的四种信号的波形示意图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本实用新型实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本实用新型。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本实用新型的描述。

为了说明本实用新型所述的技术方案，下面通过具体实施例来进行说明。

参见图1，本实施例提供的一种分时电控电路，包括欠压锁存模块100、分时驱动模块200和放电管300；欠压锁存模块100的输入端INPUT适于与外部驱动信号源连接，欠压锁存模块100的使能端EN适于与外部使能信号源连接，欠压锁存模块100的第一输出端OUT_H与分时驱动模块200的输入端IN连接，欠压锁存模块100的第二输出端OUT_L与所述放电管300的第一端连接；分时驱动模块200的输出端GN适于与外部高压功率管的栅极连接；放电管300的第二端适于与外部高压功率管的漏极连接。

实际应用中，高压驱动器主要用于功率放大器的电源调制系统中，驱动高压功率管输出调制电压。传统半桥式驱动器是应用电荷泵电路原理，由低压差线性稳压器产生中间电压，并在中间电压和电源电压之间接入储能电容。由于目前对电源系统体积限制不断提高，外围元器件的数量、尺寸不断受到限制，半桥式驱动器的外围元器件尺寸难以适应电源调制系统对可靠性的诸多要求。本实施例采用分时电控技术架构驱动器，引入时序控制高压功率管的开启和关断，不仅省去高侧部分“地”电位，还可以将低侧的放电管300内置于驱动器中，彻底除去了外围高侧储能电容，当高压功率管关断后，功率放大器(或高压功率管的漏极)剩余电荷可通过放电管300全部泄放，从而提高功率放大器电平的转化效率，降低了高压驱动器芯片的应用复杂度，更易于小型化的实现。

具体的，欠压锁存模块100接收外部驱动信号源的驱动信号，例如TTL(Transistor-Transistor Logic，晶体管-晶体管逻辑电路)信号，根据外部使能信号源的使能信号输出第一驱动信号给分时驱动模块200，输出第二驱动信号给放电管300；分时驱动模块200根据所述第一驱动信号控制外部高压功率管充电或放电；当外部高压功率管开启(充电)时，高压功率管的漏极电位跟随外部电源电压为功率放大器直接供电，而避免了采用电荷泵式架构供电，在外部高压功率管放电时，放电管300根据所述第二驱动信号对外部高压功率管的漏极的电压进行泄放。本实施例可广泛应用于高速功放调制驱动器芯片中。

上述分时电控电路，结构简单，成本低，体积小，大幅降低驱动功耗，应用适应性好；其中，分时驱动模块200与放电管300的结合，使得分时电控电路在满足高压功率管的开启电压的同时，彻底除去了外围高侧储能电容，降低了高压驱动器的复杂度，能够更好的驱动高压功率管并保证大功率负载的安全工作。

可选的，欠压锁存模块100输出的第一驱动信号和第二驱动信号为带有死区的信号，可以避免因为反复的致能-不致能循环而造成的振荡，保证电路的稳定性。本实施例对欠压锁存模块100的具体结构不做限定，可以为欠压锁存芯片，也可以为具体的欠压锁存电路，例如逻辑控制欠压锁存电路。

可选的，本实施例的放电管300可以为NMOS管。

一个实施例中，参见图3，分时驱动模块200可以包括：逻辑单元、第一电流源I1、第二电流源I2、第三电流源I3、第四电流源I4、第一开关元件SW1、第二开关元件SW2、第三开关元件SW3和第四开关元件SW4。逻辑单元的输入端与欠压锁存模块100的第一输出端OUT_H连接，逻辑单元的第一输出端与第一开关元件SW1的信号端连接，逻辑单元的第二输出端与第二开关元件SW2的信号端连接，逻辑单元的第三输出端与第三开关元件SW3的信号端连接，逻辑单元的第四输出端与第四开关元件SW4的信号端连接；第一开关元件SW1的第一端与第一电流源I1的第二端连接，第一开关元件SW1的第二端与外部高压功率管的栅极和第二开关元件SW2的第一端均连接；第二开关元件SW2的第二端与第二电流源I2的第一端连接；

第三开关元件SW3的第一端与第三电流源I3的第二端连接，第三开关元件SW3的第二端与外部高压功率管的栅极和第四开关元件SW4的第一端均连接；第四开关元件SW4的第二端与第四电流源I4的第一端连接；第一电流源I1的第一端和第三电流源I3的第一端均与外部电源连接，第二电流源I2的第二端和第四电流源I4的第二端均接地。

具体的，本实施例的分时驱动模块200是基于高压功率管开关特性而设定的。逻辑单元可以根据第一驱动信号产生n1～n4四种信号作为四个开关元件的控制信号，如图3和图5所示。控制信号n1控制第一开关元件SW1，当第一开关元件SW1闭合时第一电流源I1为高压功率管的栅极充电；控制信号n2控制第二开关元件SW2，当第二开关元件SW2闭合时第二电流源I2为高压功率管的栅极放电。高压功率管仅在开启(或关断)的瞬间需要大的电流将栅极寄生电容充(放)至设定的电压值，当完成此充电/放电过程后，只需小电流保持开启或关断状态即可，因此本实施例的第一电流源I1的电流是第三电流源I3的x倍(x>2，高压功率管的栅电容越大x值越大)，第二电流源I2的电流是第四电流源I4的y倍(y>2，高压功率管的栅电容越大y值越大)，并且控制信号n1和n2要比控制信号n3和n4的开启脉冲宽度要窄，这样既可以保证高压功率管快速开启或关断，也节省了驱动器的功耗。

可选的，本实施例的分时驱动模块200还可以包括：箝位器；箝位器的第一端与第三电流源I3的第一端连接，箝位器的第二端与第三开关元件SW3的第二端连接。为了保持高压功率管开启时的栅极电平不超过栅极电压的耐受值，本实施例的分时驱动模块200加入箝位器，将高压功率管开启时的栅极电平稳定在设定范围。

在另一个实施例中，参见图4，分时驱动模块200还可以包括：逻辑单元、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5和第六电阻R6。逻辑单元的输入端与欠压锁存模块100的第一输出端OUT_H连接，逻辑单元的第一输出端与第一NMOS管MN1的栅极连接，逻辑单元的第二输出端与第二NMOS管MN2的栅极连接，逻辑单元的第三输出端与第三NMOS管MN3的栅极连接，逻辑单元的第四输出端与第四NMOS管MN4的栅极连接。

第一NMOS管MN1的源极与第一电阻R1的第二端和第一PMOS管MP1的栅极连接，第一NMOS管MN1的漏极与第二电阻R2的第一端连接；第二NMOS管MN2的源极与第一PMOS管MP1的漏极和外部高压功率管的栅极连接，第二NMOS管MN2的漏极与第三电阻R3的第一端连接；第三NMOS管MN3的源极与第四电阻R4的第二端和第二PMOS管MP2的栅极连接，第三NMOS管MN3的漏极与第五电阻R5的第一端连接；第四NMOS管MN4的源极与第二PMOS管MP2的漏极和外部高压功率管的栅极连接，第四NMOS管MN4的漏极与第六电阻R6的第一端连接；第一电阻R1的第一端、第一PMOS管MP1的源极、第四电阻R4的第一端和第二PMOS管MP2的源极均与外部电源连接；第二电阻R2的第二端、第三电阻R3的第二端、第五电阻R5的第二端和第六电阻R6的第二端均接地。

可选的，分时驱动模块200还可以包括：第一二极管DZ1和第二二极管DZ2；第一二极管DZ1的阳极与外部高压功率管的栅极连接，第一二极管DZ1的阴极与第二二极管DZ2的阳极连接，第二二极管DZ2的阴极与外部电源连接。示例性的，第一二极管DZ1和第二二极管DZ2可以为齐纳二极管。

具体的，第一NMOS管MN1、第一PMOS管MP1、第三NMOS管MN3和第二PMOS管MP2均开启时，为高压功率管上电；第二NMOS管MN2和第四NMOS管MN4开启时为高压功率管放电；第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5和第六电阻R6控制各支路电流大小，相当于电流源的作用；第一二极管DZ1和第二二极管DZ2实现箝位作用，嵌位电压可以大于10V。

结合图5可知，前半周期，控制信号n1和n3是由低电平变高电平，第一NMOS管MN1和第三NMOS管MN3同时导通，第一PMOS管MP1和第二PMOS管MP2的栅电位被拉低，第一NMOS管MN1和第三NMOS管MN3导通对高压功率管进行快速充电，控制信号n1的窄脉冲结束后(由高变低时)第一NMOS管MN1先于第三NMOS管MN3关断，此时第一NMOS关闭且第三NMOS管MN3继续导通，第三NMOS管MN3持续提供的小电流维持高压功率管被抬高的栅电位；后半个周期，控制信号n2和n4由低电平变高电平，第二NMOS管MN2和第四NMOS管MN4同时导通，快速泄放高压功率管的栅电容存储的电荷，控制信号n2的窄脉冲结束后第二NMOS管MN2先于第四NMOS管MN4关闭，第四NMOS管MN4持续泄放高压功率管的栅电容电荷直到下个周期的到来。

本实施例对上述逻辑单元的具体结构不做限定，可以为信号逻辑控制芯片，也可以为具体的逻辑转换电路。

一个实施例中，参见图3，分时电控电路还可以包括：为欠压锁存模块100提供预设电压的电压转换模块400；电压转换模块400的输入端适于与外部电源连接，输出端与所述欠压锁存模块100的电压端连接。另外，欠压锁存模块100还可以保护电压转换模块400的上电和掉电，对电路起到欠压保护作用。本实施例对电压转换模块400的具体结构不做限定，可以为稳压芯片，也可以为具体的电压转换电路。

一个实施例中，分时电控电路还可以包括：对使能信号进行延迟的延迟模块500；延迟模块500的输入端适于与所述外部使能信号源连接，延迟模块500的输出端与欠压锁存模块100的使能端EN连接。本实施例对电压转延迟模块500的具体结构不做限定，可以为延迟芯片，也可以为具体的延迟电路，例如负控正延迟电路。

一个实施例中，分时电控电路还可以包括：电平移位模块600；电平移位模块600的输入端与所述欠压锁存模块100的第一输出端OUT_H连接，所述电平移位模块600的输出端与所述分时驱动模块200的输入端IN连接。本实施例对电平移位模块600的具体结构不做限定，可以为电平移位芯片，也可以为具体的电平移位电路。

上述实施例中，分时电控电路主要包括欠压锁存模块100、分时驱动模块200和放电管300，结构简单，成本低，简化了驱动器的体积，功耗低且适应性好；其中，欠压锁存模块接收外部驱动信号源的驱动信号，根据外部使能信号源的使能信号输出第一驱动信号给分时驱动模块200，输出第二驱动信号给放电管300，分时驱动模块200根据所述第一驱动信号控制外部高压功率管充电或放电，在外部高压功率管放电时，放电管300根据所述第二驱动信号对外部高压功率管的漏极的电压进行泄放，使得本实施例的驱动电路在满足高压功率管的开启电压的同时，减掉了传统的外围储能电容，降低了高压驱动器的复杂度，可靠性高。

本实施例还提供了一种高压驱动器，包括高压功率管和功率放大器，还包括上述实施例提供的任一项所述的分时电控电路，也具有上述任一种所述的分时电控电路的有益效果，如图2，功率放大器的第一端与高压功率管的漏极连接，所述功率放大器的第二端接地。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

以上所述实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围，均应包括在本实用新型的保护范围之内。

Claims (10)

1.一种分时电控电路，其特征在于，包括：欠压锁存模块、分时驱动模块和放电管；

所述欠压锁存模块的输入端适于与外部驱动信号源连接，使能端适于与外部使能信号源连接，第一输出端与所述分时驱动模块的输入端连接，第二输出端与所述放电管的第一端连接；所述分时驱动模块的输出端适于与外部高压功率管的栅极连接；所述放电管的第二端适于与外部高压功率管的漏极连接；

所述欠压锁存模块接收外部驱动信号源的驱动信号，根据外部使能信号源的使能信号输出第一驱动信号给所述分时驱动模块，输出第二驱动信号给所述放电管；所述分时驱动模块根据所述第一驱动信号控制所述外部高压功率管充电或放电；在外部高压功率管放电时，所述放电管根据所述第二驱动信号对外部高压功率管的漏极的电压进行泄放。

2.如权利要求1所述的分时电控电路，其特征在于，所述分时驱动模块包括：逻辑单元、第一电流源、第二电流源、第三电流源、第四电流源、第一开关元件、第二开关元件、第三开关元件和第四开关元件；

所述逻辑单元的输入端与所述欠压锁存模块的第一输出端连接，所述逻辑单元的第一输出端与所述第一开关元件的信号端连接，所述逻辑单元的第二输出端与所述第二开关元件的信号端连接，所述逻辑单元的第三输出端与所述第三开关元件的信号端连接，所述逻辑单元的第四输出端与所述第四开关元件的信号端连接；

所述第一开关元件的第一端与所述第一电流源的第二端连接，所述第一开关元件的第二端与所述外部高压功率管的栅极和第二开关元件的第一端均连接；所述第二开关元件的第二端与所述第二电流源的第一端连接；

所述第三开关元件的第一端与所述第三电流源的第二端连接，所述第三开关元件的第二端与所述外部高压功率管的栅极和第四开关元件的第一端均连接；所述第四开关元件的第二端与所述第四电流源的第一端连接；

所述第一电流源的第一端和所述第三电流源的第一端均与外部电源连接，所述第二电流源的第二端和所述第四电流源的第二端均接地。

3.如权利要求2所述的分时电控电路，其特征在于，所述分时驱动模块还包括：箝位器；

所述箝位器的第一端与所述第三电流源的第一端连接，所述箝位器的第二端与所述第三开关元件的第二端连接。

4.如权利要求1所述的分时电控电路，其特征在于，所述分时驱动模块还包括：逻辑单元、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管、第二PMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻和第六电阻；

所述逻辑单元的输入端与所述欠压锁存模块的第一输出端连接，所述逻辑单元的第一输出端与所述第一NMOS管的栅极连接，所述逻辑单元的第二输出端与所述第二NMOS管的栅极连接，所述逻辑单元的第三输出端与所述第三NMOS管的栅极连接，所述逻辑单元的第四输出端与所述第四NMOS管的栅极连接；

所述第一NMOS管的源极与所述第一电阻的第二端和所述第一PMOS管的栅极连接，所述第一NMOS管的漏极与所述第二电阻的第一端连接；所述第二NMOS管的源极与所述第一PMOS管的漏极和所述外部高压功率管的栅极连接，所述第二NMOS管的漏极与所述第三电阻的第一端连接；所述第三NMOS管的源极与所述第四电阻的第二端和所述第二PMOS管的栅极连接，所述第三NMOS管的漏极与所述第五电阻的第一端连接；所述第四NMOS管的源极与所述第二PMOS管的漏极和所述外部高压功率管的栅极连接，所述第四NMOS管的漏极与所述第六电阻的第一端连接；

所述第一电阻的第一端、第一PMOS管的源极、第四电阻的第一端和第二PMOS管的源极均与外部电源连接；所述第二电阻的第二端、所述第三电阻的第二端、所述第五电阻的第二端和所述第六电阻的第二端均接地。

5.如权利要求4所述的分时电控电路，其特征在于，所述分时驱动模块还包括：第一二极管和第二二极管；

所述第一二极管的阳极与所述外部高压功率管的栅极连接，所述第一二极管的阴极与所述第二二极管的阳极连接，第二二极管的阴极与外部电源连接。

6.如权利要求1至5任一项所述的分时电控电路，其特征在于，所述分时电控电路还包括：为所述欠压锁存模块提供预设电压的电压转换模块；

所述电压转换模块的输入端适于与外部电源连接，输出端与所述欠压锁存模块的电压端连接。

7.如权利要求1至5任一项所述的分时电控电路，其特征在于，所述分时电控电路还包括：对所述使能信号进行延迟的延迟模块；

所述延迟模块的输入端适于与所述外部使能信号源连接，所述延迟模块的输出端与所述欠压锁存模块的使能端连接。

8.如权利要求1至5任一项所述的分时电控电路，其特征在于，所述分时电控电路还包括：电平移位模块；

所述电平移位模块的输入端与所述欠压锁存模块的第一输出端连接，所述电平移位模块的输出端与所述分时驱动模块的输入端连接。

9.如权利要求1至5任一项所述的分时电控电路，其特征在于，所述放电管为NMOS管。

10.一种高压驱动器，包括高压功率管和功率放大器，其特征在于，还包括如权利要求1至9任一项所述的分时电控电路；

其中，所述功率放大器的第一端与所述高压功率管的漏极连接，所述功率放大器的第二端接地。

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