CN210006742U

CN210006742U - 半导体量子芯片

Info

Publication number: CN210006742U
Application number: CN201920623000.5U
Authority: CN
Inventors: 李海欧; 井方铭; 王柯; 罗刚; 王桂磊; 郭国平
Original assignee: University of Science and Technology of China USTC
Current assignee: University of Science and Technology of China USTC
Priority date: 2019-04-30
Filing date: 2019-04-30
Publication date: 2020-01-31
Anticipated expiration: 2029-04-30

Abstract

一种半导体量子芯片包括：衬底(101)；纯化硅层(102)，其形成在衬底(101)上；二氧化硅层(103)，其形成在纯化硅层(102)上，二氧化硅层(103)上开设有至少五个离子注入区域(200)，至少五个离子注入区域(200)设有欧姆接触窗口，欧姆接触窗口制备有欧姆接触电极(300)；绝缘层(400)，其形成在二氧化硅层(103)上，裸露出欧姆接触电极；顶层金属电极(500)，其形成在绝缘层(400)上。该芯片中高质量纯化硅的应用，提升了半导体量子芯片的性能。

Description

半导体量子芯片

技术领域

本实用新型涉及量子技术领域，尤其涉及一种半导体量子芯片。

背景技术

随着现代大规模集成电路制造技术的飞跃发展，芯片内的集成元件尺寸也在不断减小，伴随而来的是量子效应变得越来越不可忽略。在摩尔定律失效危机的诸多解决方案中，基于量子力学原理设计的量子计算机，因为其突破性的性能提升和优异的量子算法应用(例如进行现行经典计算机秘钥分配破解等)，成为了世界各国在科技领域的重要布局和战略高地。

在量子计算机的多种量子比特方案里，基于半导体材料体系的栅极电控量子点诸如GaAs/AlGaAs、SiO2/Si、Si/SiGe等材料制备的量子点体系被视为最有希望实现量子计算的比特编码载体。半导体量子点的量子相干性较好，且和现有大规模集成电路微纳加工工艺结合易于集成，同时因为量子点结构受外界环境干扰较小，便于实现量子比特的稳定操控，因而与其他量子计算体系相比，半导体量子点具有很大的前景和优势。

半导体量子点器件的载流子包括电子型与空穴型两类，这两类量子点器件在最近的二十年内得到了长足的研究和发展。各项研究也表明，要得到优异的量子器件以应用于量子计算，获得优质的半导体量子芯片材料是重中之重。具体考虑半导体量子芯片的材料选择时，二维载流子气的性质尤为重要，因为二维载流子气内的载流子性质，如载流子密度，载流子的迁移率和载流子稳定性与均匀性都最终决定性地影响了量子器件的比特性质，进一步影响了量子比特操控质量。

实用新型内容

(一)要解决的技术问题

针对于现有的技术问题，本实用新型提出一种半导体量子芯片，用于获取优质的二维载流子半导体量子器件。

(二)技术方案

本实用新型提供一种半导体量子芯片，包括：衬底101；纯化硅层102，其形成在衬底101上；二氧化硅层103，其形成在纯化硅层102上，二氧化硅层103上开设有至少五个离子注入区域200，至少五个离子注入区域 200上设有欧姆接触窗口，欧姆接触窗口制备有欧姆接触电极300；绝缘层400，其形成在二氧化硅层103上，裸露出欧姆接触电极300；顶层金属电极500，其形成在绝缘层400上；顶层金属电极500与离子注入区域 200有重叠区域并且与欧姆接触电极300无重叠区域。

可选地，纯化硅层102为所有硅(Si)同位素²⁸硅、²⁹硅和³⁰硅(²⁸Si、²⁹Si和³⁰Si)的混合物，其中²⁹硅(²⁹Si)的含量小于百万分之一百(100ppm)。

可选地，纯化硅层102厚度为50～200nm，二氧化硅103的厚度为 5～50nm。

可选地，纯化硅层102厚度为150nm，二氧化硅103的厚度为10nm。

可选地，欧姆接触电极300为厚度为2～5nm的钛(Ti)和厚度为 30～70nm的金(Au)的两层金属，或者厚度为2～5nm的钛(Ti)和厚度为30～70nm的铝(Al)的两层金属。

可选地，欧姆接触电极300中钛(Ti)的厚度为5nm，金(Au)或铝 (A1)的厚度为70nm。

可选地，绝缘层400的厚度为20～100nm。

可选地，绝缘层400为氧化铝层。

可选地，顶层金属电极为厚度为5～10nm的钛(Ti)和厚度为50～100nm 的金(Au)的两层金属，或者厚度为5～10nm的钛(Ti)和厚度为50～100nm 的铝(Al)的两层金属。

可选地，至少五个离子注入区域(200)注入有离子，注入的离子为磷(P)或者硼(B)，注入计量为10¹⁵cm^-2，离子注入的深度为二氧化硅层103与纯化硅层102界面处朝向纯化硅层102方向1～10nm。

(三)有益效果

本实用新型提出一种半导体量子芯片，有益效果为：

1、与传统的半导体量子芯片相比，高质量纯化硅的应用，提升了半导体量子芯片的性能。

2、制备过程中，采用高真空退火，极大地提高了载流子的迁移率，对半导体量子芯片的性能有显著提高。

3、该半导体量子芯片可作为量子霍尔棒器件，使用变温测量电阻率与磁场关系的分析形式，分析器件异质结材料的近程缺陷，表征异质结材料的性能，为量子比特制备奠定基础。

附图说明

图1示意性示出了本实用新型实施例半导体量子芯片整体的剖面示意图。图2示意性示出了本实用新型实施例半导体量子芯片离子注入区域的示意图。

图3示意性示出了本实用新型实施例半导体量子芯片欧姆接触电极的示意图。

图4示意性示出了本实用新型实施例半导体量子芯片整体俯视示意图。

图5示意性示出了本实用新型实施例半导体量子芯片制作方法流程的示意图。

图6示意性示出了本实用新型实施例半导体量子芯片导通电流大小随顶层金属电极电压调节的特征曲线(开关曲线)图。

图7示意性示出了本实用新型实施例半导体量子芯片量子霍尔电阻随磁场变化的特征曲线图。

图8示意性示出了本实用新型实施例制作的半导体量子芯片在氮气尖峰退火条件下电子密度和迁移率随顶层金属电极电压的特征曲线图。

图9示意性示出了本实用新型实施例制作的半导体量子芯片在高真空退火条件下电子密度和迁移率随顶层金属电极电压的特征曲线图。

图10示意性示出了本实用新型实施例制作的半导体量子芯片在不同温度下霍尔电阻(Δρ_xx)随着磁场分之一(1/B)的大小变化的特征曲线。

图11示意性示出了本实用新型实施例制作的半导体量子芯片霍尔电阻的对数坐标(ln(Δρ/T))随着温度(T)的大小变化的特征曲线图。

图12示意性示出了本实用新型实施例制作的半导体量子芯片中电子载流子有效质量m*随着磁场变化的特征曲线。

图13示意性示出了本实用新型实施例制作的半导体量子芯片中电子载流子的量子散射寿命和输运寿命随磁场变化的特征曲线图。

图14示意性示出了本实用新型实施例制作的半导体量子芯片中电子载流子的量子散射寿命与输运寿命的比值随磁场变化的特征曲线图。

【附图标记】

101-衬底 102-纯化硅层

103-二氧化硅层 104-二维载流子气

200-离子注入区域(201、202、203、204、205、206)

300-欧姆接触电极(301、302、303、304、305、306)

400-绝缘层 500-顶层金属电极

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本实用新型进一步详细说明。

本实用新型的目的是针对现有的硅基半导体量子点比特操作方案，提供一种高质量的半导体器件量子芯片及其制作方法，该方案所采用的结合高真空快速退火等一系列工艺，使得材料具有的空穴或电子的迁移率与载流子浓度性能具有显著提升和改善。同时半导体器件量子芯片可用作量子霍尔棒结构，用于量子霍尔效应的测量，能够准确测量表征材料的载流子浓度和载流子迁移率，是筛选高性能半导体量子芯片材料的主要手段。

本实用新型一方面提出一种半导体量子芯片，其结构如图1所示，包括：

衬底101，在本实用新型一实施例中，衬底101为n型或p型掺杂硅或本征硅，尺寸大小为8英寸或4英寸。

纯化硅层102，其形成在衬底101上。在本实用新型一实施例中，纯化硅层102为高质量的纯化硅，为所有硅(Si)同位素²⁸硅、²⁹硅和³⁰硅 (²⁸Si、²⁹Si和³⁰Si)的混合物，其中²⁹硅(²⁹Si)的含量小于百万分之一百(100ppm)。其厚度范围为50～200nm，优选厚度为150nm。

二氧化硅层103，其形成在纯化硅层102上，二氧化硅层103上开设有至少五个离子注入区域200，离子注入区域200设有欧姆接触窗口，欧姆接触窗口制备有欧姆接触电极300。在本实用新型一实施例中，二氧化硅层103的厚度范围为5～50nm，优选为10nm。在二氧化硅层103上开设有6个离子注入区域200(201、202、203、204、205、206)，如图2所示，每个离子注入区域注入磷(P)或者硼(B)，注入计量为10¹⁵cm^-2，离子注入的深度为二氧化硅层103与纯化硅层102界面处朝向纯化硅层102方向1～10nm，注入P可形成电子载流子，注入B可形成空穴载流子。每个离子注入区域200对应设有欧姆接触窗口，每个欧姆接触窗口中设有金属电极，即欧姆接触电极300(301、302、303、304、305、306)，如图3 所示，欧姆接触电极300依次为厚度为5～10nm的钛(Ti)和厚度为 30～100nm的金(Au)的两层金属，或者厚度为5～10nm的钛(Ti)和厚度为30～100nm的铝(A1)的两层金属。

绝缘层400，其形成在二氧化硅层103上，裸露出欧姆接触电极300。在本实用新型一实施例中，采用20～100nm厚度的氧化铝作为绝缘层400，厚度优选为30nm。

顶层金属电极500，其形成在绝缘层400上，如图4所示。在本实用新型一实施例中，顶层金属电极500为厚度为5～10nm的钛(Ti)和厚度为50～100nm的金(Au)的两层金属，或者厚度为5～10nm的钛(Ti)和厚度为50～100nm的铝(Al)的两层金属，顶层金属电极500与6个离子注入区域200有重叠区域并且与6个欧姆接触电极300无重叠区域。

本实用新型另一方面提出一种半导体量子芯片的制作方法，不失一般性地，工艺步骤具体的光刻胶等材料耗品型号在同类相似产品中，设计尺寸参数、步骤时间数值在附近区间均可以达到所需效果，在以下流程中，只提供典型的参数，并且每一个步骤前都有详细的清洗步骤。此外，整个制作流程有一套对准标记用于全部工艺的套刻对准，是标准工艺流程，此文不做赘述。其流程如图5所示，包括：

S1，在衬底101上依次生长纯化硅层102及二氧化硅层103。

在本实用新型一实施例中，首先，利用CZ(Czochralski)法生长的n 型或p型掺杂硅，n型掺杂用于空穴载流子器件制备，p型掺杂用电子型器件制备，或使用FZ(Float-ZoneTechnique)法生长的本征硅，得到所需要的8英寸或者4英寸的衬底101。然后，利用干法氧化的方式，在衬底101上方先生长一层高质量纯化硅层102，厚度优选150nm，可选择 50-200nm，本实施例采用生长所有硅(Si)同位素²⁸硅、²⁹硅和³⁰硅(²⁸Si、²⁹Si和³⁰Si)的混合物作为纯化硅层102，其中，²⁹硅(²⁹Si)的含量小于百万分之一百(100ppm)。最后，干法生长一层二氧化硅层103，生长厚度优选为10nm，实际范围5～50nm均可。从而获得基片。

S2，在二氧化硅层103上制作至少五个离子注入区域200。

在本实用新型一实施例中，首先，使用匀胶机在二氧化硅层103上旋涂光刻胶AZ5214E，转速为4000转每秒，时间为40秒，并对光刻胶进行烘烤，烤胶温度95℃，烤胶时间90秒。其次，使用紫外光学曝光机，对覆盖了光刻胶的基片进行紫外光学曝光刻蚀，紫外曝光时间12秒，用显影液(AZ400K∶DI＝1∶6)显影90秒，用去离子水(DI)漂洗20秒，氮气清洁吹干。对光刻胶曝光区进行显影后，去除了光刻胶，形成高能离子注入区域200(201、202、203、204、205、206)，如图2所示。

S3，对至少五个离子注入区域200中进行离子注入，并进行真空退火。

在本实用新型一实施例中，首先，对离子注入区域200进行离子注入，分别对应两种掺杂，注入磷或硼到离子注入区200，分别对应于形成电子载流子器件或空穴载流子器件，如图2中所示6个离子注入区域201、202、 203、204、205、206。离子注入计量为10¹⁵cm^-2，离子注入的深度为二氧化硅层103与纯化硅层102界面处朝向纯化硅层102方向1～10nm，得以形成可以被电场激活的载流子通道，称为二维载流子气104，如图1所示。

然后，对离子注入后的基片进行清洗，随后进行高温高真空退火，退火以使得步骤S3中注入的离子得到激活。此退火步骤运用了两种不同的对比方案，分别采用了纯氮气中950℃～1050℃温度下，退火5～30秒，优选1050℃温度下退火15秒和高真空中950℃～1050℃温度下10～30分钟退火，优选950℃温度下15分钟退火。

S4，在至少五个离子注入区域分别制作欧姆接触窗口，在欧姆接触窗口中制作欧姆接触电极300。

在本实用新型一实施例中，首先，使用匀胶机旋涂光刻胶AZ5214E，转速为4000转每秒，时间为40秒，并光刻胶进行烘烤，烤胶温度95℃，烤胶时间90秒。使用紫外光学曝光机，对覆盖了光刻胶的基片进行紫外光学曝光刻蚀，紫外曝光时间12秒，用显影液(AZ400K∶DI＝1∶6)显影 90秒，用去离子水(DI)漂洗20秒，氮气清洁吹干。经过显影，光刻胶被曝光区域被显影去除后形成欧姆接触窗口。

其次，将光刻胶层中已经开有欧姆接触窗口的基片放入氢氟酸(BOE 溶液)内刻蚀15秒，刻蚀速度1nm/s，再去离子水(DI)多次漂洗并清洁吹干。经过氢氟酸刻蚀，得到的欧姆接触窗口区域的二氧化硅层103被氢氟酸刻蚀，下方的本征硅或掺杂硅基片得以裸露。

最后，立即将氢氟酸刻蚀后的基片放入镀膜腔体内抽真空并镀膜，防止欧姆接触窗口裸露的硅被空气氧化而再次形成二氧化硅层。镀膜两层金属，依次为厚度为5～10nm的钛(Ti)与厚度为30～100nm的金Au，或者厚度为5～10nm的钛(Ti)与厚度为30～100nm厚度的铝(Al)。经过光刻胶溶脱(liftoff)处理，得到在欧姆接触窗口的金属电极，称为欧姆接触电极300(301、302、303、304、305、306)，如图3所示。

S5，在二氧化硅层103上生长绝缘层400，并对绝缘层400进行刻蚀，裸露欧姆接触电极300。

在本实用新型一实施例中，首先，对步骤S4后的基片进行精细清洗，此处清洗方案依次为TCE(三氯乙烯)、ACE(丙酮)、IPA(异丙醇)、 DI(去离子水)浸泡5分钟，每个试剂清洗时可以同时使用超声清洗30 秒，最后高纯氮气清洁吹干。清洗后的基片使用原子层沉积(ALD)技术在表面生长20～100nm厚度的氧化铝层作为绝缘层400，厚度优选30nm。

其次，对基片重复按照步骤S4中的进行光刻胶旋涂和紫外光学曝光刻蚀显影。显影得到欧姆接触窗口，此时上述欧姆接触窗口内的光刻胶经过显影被去除，基片顶部氧化铝绝缘层400裸露出刻蚀窗口。

最后，将基片放入加热(190℃)的Transetch-N刻蚀液内，刻蚀速度 10nm/s，刻蚀10秒后反复用去离子水(DI)漂洗干净。刻蚀后欧姆接触窗口的氧化铝绝缘层被刻蚀去除，下方欧姆接触电极300(301、302、303、 304、305、306)得以裸露。

S6，在绝缘层400上制作顶层金属电极500。

在本实用新型一实施例中，首先，对基片重复按照步骤S4中的进行光刻胶旋涂和紫外光学曝光刻蚀显影。显影得到顶部电极区域，在顶部电极区域内的光刻胶经过显影被去除，基片顶部氧化铝绝缘层裸露。

然后，利用电子束蒸发镀膜技术，在顶部电极区域蒸镀金属两层，依次为厚度为5～10nm的钛(Ti)和30～100nm厚度的金(Au)的两层金属，或者厚度为5～10nm的钛(Ti)和30～100nm厚度的铝(Al)的两层金属。经过光刻胶溶脱(liftoff)处理，清洗全部光刻胶后得到顶部金属电极500。

S7，对步骤S6后的基片进行退火。

在本实用新型一实施例中，利用高温高真空保护气退火方式对基片进行退火，退火条件是380℃～430℃，时间10～30分钟， 95％～85％N₂/5％～15％H₂保护气条件下。通过退火，可提高基片中氧化铝的致密程度以及其与氧化硅界面的质量(减小缺陷密度)。制作完成后，将大的基片涂保护胶，切成一个个可以单独测试的小片，清洗后，用接线机焊线后放入极低温测量系统中进行测量。

为了更进一步验证通过本实用新型提出的半导体量子芯片制作方法制作的芯片的性能，对半导体量子芯片做了一系列测试。通过测试，为半导体量子点量子计算领域芯片材料提供技术支撑。

在本实用新型一实施例中，载流子为电子型(离子注入为磷)，对于如前所述的工艺流程中，其他类型的衬底材料和离子注入类型，与此类同。

具体测试包括：

1、开关曲线与turn-on电压

在顶层金属电极500施加直流电压，在源电极(欧姆接触电极306) 施加交流电压激励(20μV)，并用锁相技术测量漏电极(欧姆接触电极303) 电流，绘制顶部金属电极电压与源电极和漏电极之间沟道内电流关系曲线，如图6所示。

顶层金属电极500正电压从零开始，二维电子气104沟道关闭，电流为零。缓慢增加正电压到某值后，电流开始激增并随后逐渐饱和，即为量子霍尔棒器件的开关(turn-on)特征曲线。turn-on电压被视为离子注入异质结器件二维电子气能否正常工作的重要指标。

在图6中特征，turn-on电压约为2.0V，证明了离子注入硅-氧化硅异质结的半导体量子芯片工作性能良好。

2、SdH振荡表现量子霍尔效应

固定顶层金属电极500上施加的正电压，在源电极(欧姆接触电极306) 上施加恒流信号(100nA)，漏电极(欧姆接触电极303)接电流表测量。

改变作用在制作的样品上的垂直磁场B，测量欧姆接触电极301至欧姆接触电极302方向电压Vxx与欧姆接触电极301至欧姆接触电极305方向电压Vxy，并除以源漏电极间电流得到电阻率，如图7所示。从图7观察到SdH振荡效应，表明量子霍尔效应。

3、新型高温高真空退火对载流子性质改善

测量不同顶层金属电极500电压下量子霍尔电阻率，得到载流子密度和迁移率，并分别作纵轴制图8(氮气保护气尖峰退火)和图9(高真空退火)。

从两图对比看出，高真空退火异质结电子迁移率有近一倍提升(9000 提高至15000)，证明新型高真空退火工艺对半导体异质结量子器件性质显著提升。

4、建立变温方法表征载流子有效质量

分析霍尔电阻ρ_xx随磁场变化，定义Δρ_xx为301欧姆接触电极至欧姆接触电极302方向电阻率变化值。将器件在不同低温条件下1/B～Δρ_xx数据绘制图10。由相关理论：

其中：E(m^*，τ_q)＝exp(-π/ω_cτ_q)，ω_c＝eB/m^*。τ_q为量子散射寿命，m^*为有效质量，D(m^*，T)＝ξ/sinhξ，

低温下 T～0，ln(sinhξ)～ξ，对上式变形：

绘制

与T的曲线如图11，采用线性拟合方法从斜率提取有效质量m*，绘制图12。从而表征半导体量子芯片的中载流子的有效质量。

5、建立变温方法表征材料缺陷位置类型

Dingle比值η＝τ_q/τ_t。τ_q为量子散射寿命(quantum scattering lifetime)，τ_t＝μm^*为输运寿命(transport lifetime)。固体理论中Dingle 比值接近于零，表明材料主要为近程缺陷，反之为远程缺陷。结合实验数据，我们得到并绘制τ_t、τ_p与Dingle比值如图13，图14。所得Dingle比值η接近于1，即所得硅-氧化硅异质结半导体量子芯片中二维载流子主要为近程缺陷。

综上所述，本实用新型实施例提出一种半导体量子芯片及其制作方法，高质量纯化硅的应用，提升了半导体量子芯片的性能。制备过程中，采用高真空退火，极大地提高了载流子的迁移率和浓度，对半导体量子芯片的性能有显著提高。该半导体量子芯片可作为量子霍尔棒器件，使用变温测量电阻率与磁场关系的分析形式，分析器件异质结材料的近程缺陷，表征异质结材料的性能，为量子比特制备奠定基础。

以上所述的具体实施例，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims

1.一种半导体量子芯片，其特征在于，包括：

衬底(101)；

纯化硅层(102)，其形成在所述衬底(101)上；

二氧化硅层(103)，其形成在所述纯化硅层(102)上，所述二氧化硅层(103)上开设有至少五个离子注入区域(200)，所述至少五个离子注入区域(200)设有欧姆接触窗口，欧姆接触窗口制备有欧姆接触电极(300)；

绝缘层(400)，其形成在所述二氧化硅层(103)上，裸露出所述欧姆接触电极(300)，其中，所述绝缘层(400)为氧化铝层；

顶层金属电极(500)，其形成在所述绝缘层(400)上；

其中，顶层金属电极(500)与所述至少五个离子注入区域(200)有重叠区域，与所述欧姆接触电极(300)无重叠区域；

其中，所述纯化硅层(102)为所有硅同位素²⁸硅、²⁹硅和³⁰硅的混合物。

2.根据权利要求1所述的半导体量子芯片，其特征在于，所述纯化硅层(102)厚度为50～200nm，所述二氧化硅层(103)的厚度为5～50nm。

3.根据权利要求2所述的半导体量子芯片，其特征在于，所述纯化硅层(102)厚度为150nm，所述二氧化硅层(103)的厚度为10nm。

4.根据权利要求1所述的半导体量子芯片，其特征在于，所述欧姆接触电极(300)为厚度为2～5nm的钛和厚度为30～70nm的金的两层金属，或者厚度为2～5nm的钛和厚度为30～70nm的铝的两层金属。

5.根据权利要求4所述的半导体量子芯片，其特征在于，所述欧姆接触电极(300)中钛的厚度为5nm，金或铝的厚度为70nm。

6.根据权利要求1所述的半导体量子芯片，其特征在于，所述绝缘层(400)的厚度为20～100nm。

7.根据权利要求1所述的半导体量子芯片，其特征在于，所述顶层金属电极(500)为厚度为5～10nm的钛和厚度为50～100nm的金的两层金属，或者厚度为5～10nm的钛和厚度为50～100nm的铝的两层金属。

8.根据权利要求1所述的半导体量子芯片，其特征在于，所述至少五个离子注入区域(200)注入有离子，所述离子为磷或硼，注入计量为10¹⁵cm^-2，离子注入的深度为所述二氧化硅层(103)与所述纯化硅层(102)界面处朝向所述纯化硅层(102)方向1～10nm。