CN209642682U - Fpga的加解密装置 - Google Patents
Fpga的加解密装置 Download PDFInfo
- Publication number
- CN209642682U CN209642682U CN201920923774.XU CN201920923774U CN209642682U CN 209642682 U CN209642682 U CN 209642682U CN 201920923774 U CN201920923774 U CN 201920923774U CN 209642682 U CN209642682 U CN 209642682U
- Authority
- CN
- China
- Prior art keywords
- module
- data
- ciphering
- encryption
- bit stream
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Storage Device Security (AREA)
Abstract
本实用新型提供了一种FPGA的加解密装置，包括现场可编程门阵列、SM4加解密模块、传输数据处理模块、位流数据处理模块和密钥存储模块，所述SM4加解密模块、所述传输数据处理模块、所述位流数据处理模块和所述密钥存储模块均集成于所述现场可编程门阵列，所述传输数据处理模块、所述位流数据处理模块和所述密钥存储模块均与所述SM4加解密模块连接。所述FPGA的加解密装置中，所述传输数据处理模块、所述位流数据处理模块和所述密钥存储模块均与所述SM4加解密模块连接，通过所述SM4加解密模块对位流数据和传输数据进行加解密，既保证了位流数据的安全，也保证了传输数据的安全。
Description
技术领域
本实用新型涉及集成电路技术领域，尤其涉及一种FPGA的加解密装置。
背景技术
现场可编程门阵列(Field－Programmable GateArray，FPGA)在高速通信、数字信号处理、汽车电子、物联网等领域得到广泛的应用，在FPGA的使用过程中，用于配置FPGA的位流数据和FPGA处理的传输数据都存在被第三方截取的风险，而现在的安全芯片大多采用国外的基于高级加密标准(Advanced Encryption Standard，AES)的加解密算法，将此类安全芯片应用于FPGA，通常只能保证位流数据的加解密安全，而无法保证传输数据的安全。
因此，有必要提供一种新型的FPGA的加解密装置以解决现有技术中存在的上述问题。
实用新型内容
本实用新型的目的在于提供一种FPGA的加解密装置，既保证了位流数据的安全，也保证了传输数据的安全。
为实现上述目的，本实用新型的所述FPGA的加解密装置，包括现场可编程门阵列、SM4加解密模块、传输数据处理模块、位流数据处理模块和密钥存储模块，所述SM4加解密模块、所述传输数据处理模块、所述位流数据处理模块和所述密钥存储模块均集成于所述现场可编程门阵列，所述传输数据处理模块、所述位流数据处理模块和所述密钥存储模块均与所述SM4加解密模块连接。
本实用新型的有益效果在于：所述传输数据处理模块、所述位流数据处理模块和所述密钥存储模块均与所述SM4加解密模块连接，有利于通过所述SM4加解密模块对位流数据和传输数据进行加解密，既保证了位流数据的安全，也保证了传输数据的安全。
优选地，所述SM4加解密模块包括数据输入缓存模块、数据分组模块、数据轮模块、数据合并模块、数据输出缓存模块和密钥扩展模块，所述数据输入缓存模块与所述数据分组模块连接，所述数据分组模块、所述数据合并模块和所述密钥扩展模块均与所述数据轮模块连接，所述数据输出缓存模块与所述数据合并模块连接。
进一步优选地，所述数据轮模块包括迭代控制模块和加解密轮操作模块，所述数据分组模块和所述迭代控制模块均与所述加解密轮操作模块连接，所述迭代控制模块和所述加解密操作模块均与所述数据合并模块连接，所述密钥扩展模块与所述加解密轮操作模块连接。
进一步优选地，所述传输数据处理模块包括传输数据接口模块、逻辑模块和第一存储模块，所述逻辑模块和所述数据输出缓存模块均与所述传输数据接口模块连接，所述逻辑模块与所述数据输入缓存模块连接。
进一步优选地，所述逻辑模块包括第一传输数据判断模块、第二传输数据判断模块和处理逻辑模块，所述处理逻辑模块、所述传输数据接口模块和数据输入缓存模块均与所述第一传输数据判断模块连接，所述第二传输数据判断模块、所述数据输出缓存模块和所述第一存储模块均与所述处理逻辑模块连接，所述传输数据接口模块和所述数据输入缓存模块均与所述第二传输数据判断模块连接。
进一步优选地，所述第一存储模块为同步动态随机存储器。
进一步优选地，所述第一存储模块为片内随机存取存储器。
进一步优选地，所述位流数据处理模块包括位流数据判断模块、位流数据接口模块和第二存储模块，所述位流数据接口模块、数据输入缓存模块和所述第二存储模块均与所述位流数据判断模块连接，所述数据输入缓存模块和所述数据输出缓存模块均与所述第二存储模块连接。
进一步优选地，所述现场可编程门阵列包括配置模块，所述配置模块与所述数据输出缓存模块连接。
进一步优选地，所述位流数据接口模块为基于联合测试工作组协议的接口，其有益效果在于：便于位流数据的输入。
进一步优选地，所述第二存储模块为非易失性内存。
进一步优选地，所述非易失性内存为FLASH闪存。
优选地，所述密钥存储模块为一次性可编程存储器，其有益效果在于：保证了密钥的唯一性，提高了加解密的安全性。
附图说明
图1为本实用新型的FPGA的加解密装置的结构框图；
图2为本实用新型的SM4加解密模块的结构框图；
图3为本实用新型的传输数据处理模块的结构框图；
图4为本实用新型的位流数据处理模块的结构框图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将结合本实用新型的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本实用新型所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本实用新型的实施例提供了一种FPGA的加解密装置，参照图1，所述FPGA的加解密装置包括现场可编程门阵列10、SM4加解密模块20、传输数据处理模块30、位流数据处理模块40和密钥存储模块50，所述SM4加解密模块20、所述传输数据处理模块30、所述位流数据处理模块40和所述密钥存储模块50均集成于所述现场可编程门阵列10，所述传输数据处理模块30、所述位流数据处理模块40和所述密钥存储模块50均与所述SM4加解密模块20连接。
图2为本实用新型的一些实施例中SM4加解密模块的结构框图。参照图1和图2，所述SM4加解密模块20包括数据输入缓存模块201、数据分组模块202、数据轮模块203、数据合并模块204、数据输出缓存模块205和密钥扩展模块206，所述数据轮模块203包括迭代控制模块2031和加解密轮操作模块2032，所述数据输入缓存模块201与所述数据分组模块202连接，所述数据分组模块202、所述数据合并模块204和所述密钥扩展模块206均与所述数据轮模块203连接，所述数据输出缓存模块205与所述数据合并模块204连接，所述数据分组模块202和所述迭代控制模块2031均与所述加解密轮操作模块2032连接，所述迭代控制模块2031和所述加解密操作模块2032均与所述数据合并模块204连接，所述密钥扩展模块206与所述加解密轮操作模块2032连接，
所述数据输入缓存模块201用于接收并临时存储待加密数据或待解密数据，所述待加密数据和所述待解密数据均为位流数据或传输数据中的一种；
所述数据分组模块202用于对所述待加密数据和所述待解密数据进行分组，以得到待加密分组数据或待解密分组数据；
所述加解密轮操作模块2032用于对所述待加密分组数据或所述待解密分组数据分别进行循环加密或循环解密，以得到分组加密数据或分组解密数据；
所述迭代控制模块2031用于控制所述加解密轮操作模块2032的循环加密或循环解密的次数；
所述数据合并模块204用于对所述分组加密数据或所述分组解密数据进行合并，以得到加密数据或解密数据；
所述数据输出缓存模块205用于临时存储并输出所述加密数据或所述解密数据。
本实用新型的一些实施例中，所述SM4加解密模块20内存储有商用密码标准4(SM4)，所述SM4加解密模块20通过SM4对位流数据和传输数据进行加解密。
图3为本实用新型的一些实施例中传输数据处理模块的结构框图。参照图2和图3，所述传输数据处理模块30包括传输数据接口模块301、逻辑模块302和第一存储模块303，所述逻辑模块302包括第一传输数据判断模块3021、第二传输数据判断模块3022和处理逻辑模块3023，所述逻辑模块302和所述数据输出缓存模块205均与所述传输数据接口模块301连接，所述逻辑模块302与所述数据输入缓存模块201连接，所述处理逻辑模块3023、所述传输数据接口模块301和数据输入缓存模块201均与所述第一传输数据判断模块3021连接，所述第二传输数据判断模块3022、所述数据输出缓存模块205和所述第一存储模块303均与所述处理逻辑模块3023连接，所述传输数据接口模块301和所述数据输入缓存模块201均与所述第二传输数据判断模块3022连接，
所述传输数据接口模块301用于接收传输数据；
所述第一存储模块303用于临时存储解密后的传输数据和逻辑处理数据；
所述第一传输数据判断模块3021用于判断所述传输数据是否为加密数据；
所述处理逻辑模块3023用于对解密后的传输数据进行逻辑处理操作，以得到逻辑处理数据；
所述第二传输数据判断模块3022用于判断所述逻辑处理数据是否需要加密。
本实用新型的一些具体实施例中，所述第一存储模块303为同步动态随机存储器(synchronous dynamic random-access memory，SDRAM)。
本实用新型的一些具体实施例中，所述第一存储模块303为片内随机存取存储器(Random Access Memory，RAM)。
图4为本实用新型的一些实施例中位流数据处理模块的结构框图。参照图2和图4，所述位流数据处理模块40包括位流数据判断模块401、位流数据接口模块402和第二存储模块403，所述位流数据接口模块402、数据输入缓存模块201和所述第二存储模块403均与所述位流数据判断模块401连接，所述数据输入缓存模块201和所述数据输出缓存模块205均与所述第二存储模块403连接，
所述位流数据接口模块402用于接收位流数据；
所述位流数据判断模块401用于判断所述位流数据是否已加密；
所述第二存储模块403用于存储加密后的位流数据。
本实用新型的一些实施例中，所述现场可编程门阵列10包括配置模块(图中未标示)，所述配置模块与所述数据输出缓存模块205连接。
本实用新型的一些具体实施例中，所述位流数据接口模块402为基于联合测试工作组协议(Joint TestAction Group，JTAG)的接口。
本实用新型的一些实施例中，所述第二存储模块403为非易失性内存。
本实用新型的一些具体实施例中，所述非易失性内存为FLASH闪存。
本实用新型的一些实施例中，所述密钥存储模块50为一次性可编程存储器。
虽然在上文中详细说明了本实用新型的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本实用新型的范围和精神之内。而且，在此说明的本实用新型可有其它的实施方式，并且可通过多种方式实施或实现。
Claims (13)
1.一种FPGA的加解密装置，其特征在于，包括现场可编程门阵列、SM4加解密模块、传输数据处理模块、位流数据处理模块和密钥存储模块，所述SM4加解密模块、所述传输数据处理模块、所述位流数据处理模块和所述密钥存储模块均集成于所述现场可编程门阵列，所述传输数据处理模块、所述位流数据处理模块和所述密钥存储模块均与所述SM4加解密模块连接。
2.根据权利要求1所述的FPGA的加解密装置，其特征在于，所述SM4加解密模块包括数据输入缓存模块、数据分组模块、数据轮模块、数据合并模块、数据输出缓存模块和密钥扩展模块，所述数据输入缓存模块与所述数据分组模块连接，所述数据分组模块、所述数据合并模块和所述密钥扩展模块均与所述数据轮模块连接，所述数据输出缓存模块与所述数据合并模块连接。
3.根据权利要求2所述的FPGA的加解密装置，其特征在于，所述数据轮模块包括迭代控制模块和加解密轮操作模块，所述数据分组模块和所述迭代控制模块均与所述加解密轮操作模块连接，所述迭代控制模块和所述加解密操作模块均与所述数据合并模块连接，所述密钥扩展模块与所述加解密轮操作模块连接。
4.根据权利要求2所述的FPGA的加解密装置，其特征在于，所述传输数据处理模块包括传输数据接口模块、逻辑模块和第一存储模块，所述逻辑模块和所述数据输出缓存模块均与所述传输数据接口模块连接，所述逻辑模块与所述数据输入缓存模块连接。
5.根据权利要求4所述的FPGA的加解密装置，其特征在于，所述逻辑模块包括第一传输数据判断模块、第二传输数据判断模块和处理逻辑模块，所述处理逻辑模块、所述传输数据接口模块和数据输入缓存模块均与所述第一传输数据判断模块连接，所述第二传输数据判断模块、所述数据输出缓存模块和所述第一存储模块均与所述处理逻辑模块连接，所述传输数据接口模块和所述数据输入缓存模块均与所述第二传输数据判断模块连接。
6.根据权利要求4所述的FPGA的加解密装置，其特征在于，所述第一存储模块为同步动态随机存储器。
7.根据权利要求4所述的FPGA的加解密装置，其特征在于，所述第一存储模块为片内随机存取存储器。
8.根据权利要求2所述的FPGA的加解密装置，其特征在于，所述位流数据处理模块包括位流数据判断模块、位流数据接口模块和第二存储模块，所述位流数据接口模块、数据输入缓存模块和所述第二存储模块均与所述位流数据判断模块连接，所述数据输入缓存模块和所述数据输出缓存模块均与所述第二存储模块连接。
9.根据权利要求8所述的FPGA的加解密装置，其特征在于，所述现场可编程门阵列包括配置模块，所述配置模块与所述数据输出缓存模块连接。
10.根据权利要求8所述的FPGA的加解密装置，其特征在于，所述位流数据接口模块为基于联合测试工作组协议的接口。
11.根据权利要求8所述的FPGA的加解密装置，其特征在于，所述第二存储模块为非易失性内存。
12.根据权利要求11所述的FPGA的加解密装置，其特征在于，所述非易失性内存为FLASH闪存。
13.根据权利要求1所述的FPGA的加解密装置，其特征在于，所述密钥存储模块为一次性可编程存储器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201920923774.XU CN209642682U (zh) | 2019-06-19 | 2019-06-19 | Fpga的加解密装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201920923774.XU CN209642682U (zh) | 2019-06-19 | 2019-06-19 | Fpga的加解密装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN209642682U true CN209642682U (zh) | 2019-11-15 |
Family
ID=68498896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201920923774.XU Active CN209642682U (zh) | 2019-06-19 | 2019-06-19 | Fpga的加解密装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN209642682U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111339544A (zh) * | 2019-04-24 | 2020-06-26 | 上海安路信息科技有限公司 | 离线下载装置及离线下载方法 |
| CN111935119A (zh) * | 2020-07-31 | 2020-11-13 | 上海安路信息科技有限公司 | 数据加密认证方法及数据加密认证系统 |
-
2019
- 2019-06-19 CN CN201920923774.XU patent/CN209642682U/zh active Active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111339544A (zh) * | 2019-04-24 | 2020-06-26 | 上海安路信息科技有限公司 | 离线下载装置及离线下载方法 |
| CN111935119A (zh) * | 2020-07-31 | 2020-11-13 | 上海安路信息科技有限公司 | 数据加密认证方法及数据加密认证系统 |
| CN111935119B (zh) * | 2020-07-31 | 2021-06-18 | 上海安路信息科技股份有限公司 | 数据加密认证方法及数据加密认证系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105099711B (zh) | 一种基于zynq的小型密码机及数据加密方法 | |
| CA3083620A1 (en) | Smart contract-based data transfer method and system | |
| CN209642682U (zh) | Fpga的加解密装置 | |
| CN102737270B (zh) | 一种基于国产算法的银行智能卡芯片安全协处理器 | |
| CN102664729B (zh) | 一种基于fpga的aes加解密网络通讯装置及其实现方法 | |
| CN104618338A (zh) | 一种工业以太网通信数据加密透传模块 | |
| CN109818745A (zh) | 物联网信息安全芯片 | |
| CN108011716A (zh) | 一种密码装置及实现方法 | |
| CN103346878B (zh) | 一种基于fpga高速串行io的保密通信方法 | |
| Guan et al. | Implementation of SM4 on FPGA: Trade-off analysis between area and speed | |
| WO2015158166A1 (zh) | 一种pos和移动终端通信方法、加密方法和装置及一种pos | |
| El-meligy et al. | 130nm Low power asynchronous AES core | |
| TW201225613A (en) | Electronic device and method for protecting against differential power analysis attack | |
| CN103336920B (zh) | 用于无线传感网络soc芯片的安全系统 | |
| CN107483182A (zh) | 一种基于乱序执行的面向aes算法的抗功耗攻击方法 | |
| CN104732614A (zh) | 一种对韦根协议信号加密的门禁系统及其加解密方法 | |
| CN103902932B (zh) | 根据支持usb型存储设备的数据加解密的装置进行加密的方法 | |
| CN100464337C (zh) | 一种usb设备与主机进行安全通信的方法及装置 | |
| CN108021817A (zh) | 一种加解密存储器访问接口实现系统及方法 | |
| CN106452743A (zh) | 通信密钥获取方法及装置、通信报文解密方法及装置 | |
| CN105721139B (zh) | 一种适用于有限io资源的fpga的aes加解密方法及电路 | |
| CN103338447B (zh) | 一种应用于短距离传输的自存取加解密电路 | |
| CN204808325U (zh) | 一种对数据进行加密的设备 | |
| CN204967864U (zh) | 一种基于现场可编程门阵列的加密型网络系统 | |
| CN206894652U (zh) | 基于fpga的密码机 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 200434 Room 202, building 5, No. 500, Memorial Road, Hongkou District, Shanghai Patentee after: Shanghai Anlu Information Technology Co.,Ltd. Address before: Room a4246, 4th floor, 391-393 dongdaming Road, Hongkou District, Shanghai 200080 Patentee before: SHANGHAI ANLOGIC INFORMATION TECHNOLOGY Co.,Ltd. |
|
| CP03 | Change of name, title or address |