CN209526729U - 基于fpga的旁路攻击功耗曲线采集同步时钟系统 - Google Patents

Abstract

一种基于FPGA的旁路攻击功耗曲线采集同步时钟系统，包括：同步时钟设备、工作时钟信号线通路、采集时钟信号线通路和采集信号线通路，其中：工作时钟信号线通路分别与待测设备和同步时钟设备相连，采集时钟信号线通路分别与同步时钟设备和采集设备相连；采集信号线通路分别与待测设备和采集设备相连，其中待测设备为能够输出工作时钟信号的密码电路；本实用新型通过本装置使待测设备的时钟与采集设备的时钟相位一致，从而显著提高旁路攻击过程中功耗曲线的采集质量，增强旁路攻击效果。

Description

基于FPGA的旁路攻击功耗曲线采集同步时钟系统

技术领域

本实用新型涉及的是一种信息安全领域的技术，具体是一种基于FPGA的旁路攻击功耗曲线采集同步时钟系统。

背景技术

在信息安全领域，旁路攻击(side-channel attack)方法是验证电路或者芯片安全性的一种重要手段，这是一种利用电路功耗信息对密码算法进行分析和攻击的方法。我们使用一些采集设备(如示波器)来采集曲线的功耗。目前主流的功耗曲线采集方法是直接使用采集设备内部时钟来作为旁路信号采集时钟。由于采集设备和待测设备时钟相位不一致，以上方法采集得到的功耗曲线信躁比低，旁路攻击效果一般。

实用新型内容

本实用新型针对现有技术存在的上述不足，提出一种基于FPGA的旁路攻击功耗曲线采集同步时钟系统，通过本装置使待测设备的时钟与采集设备的时钟相位一致，从而显著提高旁路攻击过程中功耗曲线的采集质量，增强旁路攻击效果。该系统包含的同步时钟设备能把待测设备的工作时钟经过倍频，作为采集设备的工作时钟。这样就可以达到设备之间时钟同步的效果。

本实用新型是通过以下技术方案实现的：

本实用新型包括：同步时钟设备、工作时钟信号线通路、采集时钟信号线通路和采集信号线通路，其中：工作时钟信号线通路与待测设备相连并接收待测设备在旁路攻击的采集阶段输出的时钟信号，经过分压处理后将时钟信号输出至同步时钟设备；采集时钟信号线通路与同步时钟设备相连并接收同步时钟设备的时钟信号，经过分压处理后输出至采集设备；采集信号线通路与待测设备相连，将运行中的待测设备的功耗信息输出至采集设备通过对时钟信号的倍频处理和同步处理，使得功耗信息实现精确同步，用于旁路攻击精确检测。

所述的待测设备采用但不限于能够输出工作时钟信号的密码电路。

所述的同步时钟设备将分压处理后的待测设备的工作时钟经过倍频处理。

所述的同步时钟设备包括：用于对时钟信号缓冲的第一缓冲电路、用于对输入时钟产生多个频率的输出的倍频电路、用于多个频率的输出时钟的多路选择电路、用于对时钟信号缓冲的第二缓冲电路、用于产生输出时钟的输出电路和时钟源，其中：第一缓冲电路与时钟源相连并接收时钟源的时钟信号，经过缓冲处理后将时钟信号输出至倍频电路；倍频电路与第一缓冲电路相连并接收缓冲后的时钟信号，经过倍频处理后生成多个频率的时钟信号并输出至多路选择电路；多路选择电路与倍频电路相连并接收多个时钟信号，经过对多个频率的时钟信号选择后生成倍频时钟信号输出至第二缓冲电路；第二缓冲电路与多路选择电路相连并接收经过选择的时钟信号，经过缓冲处理后将倍频时钟信号输出至输出电路；输出电路与同步时钟设备引脚相连并通过引脚将时钟信号引出。

所述的多路选择电路，通过硬件描述语言实现，以控制输出的时钟频率，该多路选择电路包括：多路输入电路、中间寄存电路、控制信号电路以及输出电路，其中：多路输入电路与倍频电路相连并接收多个频率不同的时钟信号，中间寄存电路存放时钟信号并等待控制信号，控制信号电路将产生控制信号输出至中间寄存电路并选择多个频率的其中一个时钟信号传输至输出电路，最后由输出电路输出给下一电路。

所述的第一缓冲电路在不改变方波信号的频率的情况下提高方波信号在FPGA芯片中的驱动能力，该缓冲电路通过带有全局时钟IBUFG电路和BUFG电路的Virtex单片机。

所述的第二缓冲电路中设有带有BUFG电路的Virtex单片机。

所述的工作时钟信号线通路包括：接收电路、分压电路、输出电路，其中：接收电路与待测设备相连，仅用于传输时钟信号；分压电路与接收电路相连并对时钟信号进行分压处理，将新的信号输出至输出电路；输出电路与分压电路相连，未经处理地将时钟信号输出。

所述的采集时钟信号线通路包括：接收电路、分压电路、输出电路，其中：接收电路与同步时钟设备相连，仅用于传输时钟信号；分压电路与接收电路相连并对时钟信号进行分压处理，将新的信号输出至输出电路；输出电路与分压电路相连，将时钟信号输出至采集设备外部时钟组件。

所述的采集信号线通路包括：接收电路、放大电路以及输出电路，其中：接收电路与待测设备相连，仅用于传输待测设备的功耗信号；放大电路与接收电路相连，将功耗信号放大，并输出至输出电路；输出电路将功耗信号进行整形与滤波处理后输出至采集设备。

所述的放大电路采用非反向闭环放大电路连接，输出电压其中：r₅为放大器负端连接到地之间的电阻，r₆为放大器负端连接到输出端之间的电阻。

所述的采集设备是指：能够接收外部时钟作为采样时钟的示波器或信号采样设备。

所述的采集设备外部时钟组件是采集设备自带的配件，用于提供采集设备采样时钟源，使得采集设备将外部时钟源作为自身采样时钟，以对功耗信号进行采集。

本实用新型涉及上述系统的控制方法，具体包括

步骤①工作时钟信号线通路接收来自待测设备的方波信号，选择合适的电阻r₁和r₂组成分压电路，对方波信号的电压v进行分压并输出至同步时钟设备。

步骤②同步时钟设备接收分压后的方波信号作为时钟源并输出至第一缓冲电路进行缓冲并输出至倍频电路，倍频电路根据产生频率为f_out，i的方波信号并输出至多路选择电路，其中M为倍频数，D_i为分频数，i为的方波信号数；通过多路选择电路选择任意频率的方波信号f_out＝LUT{f_out，i}_{i＝1，2......，a}输出至第二缓冲电路，其中a为方波信号的数目；第二缓冲电路不改变方波信号频率f_out_的情况下提高其驱动能力，将方波信号输出至输出电路；输出电路电路通过双数据速率输出寄存器(ODDR)把两路单端D1、D2的信号合并到一路上输出，方波上沿输出D1路，下沿输出D2路，则产生一个与方波信号频率f_out完全相同，电压为v”的方波，配置D1为高电平，D2为低电平。

步骤③采集时钟信号线通路接收同步时钟设备输出的方波信号v″，选择合适的电阻r₃和r₄组成分压电路，对方波信号的电压并输出至采集设备外部时钟组件，最后输出至采集设备。

步骤④采集信号线通路将待测设备中的任一信号的电压v_in进行放大放大： 并输出至采集设备。

上述选择合适的电阻，一般由设备的管脚电压决定。经过工作时钟信号线通路分压后的方波信号的电压，不能大于同步时钟设备的管脚电压。

技术效果

与现有技术相比，本实用新型由于对功耗曲线进行了新型同步采集处理，与现有采集技术相比，旁路攻击的成功率最高提升了37％，总体的旁路攻击速度提高了1.6倍。

附图说明

图1为实施例1、2示意图；

图1中：CLKOUT1～4为实施例1、2中倍频电路的输出时钟；

图2为同步时钟设备示意图；

图3为第一缓冲电路电路图；

图4为第二缓冲电路电路图；

图5为倍频电路电路示意图；

图6为输出电路电路结构图；

图7为采集信号线通路示意图；

图8为实施例1、2的采集时钟信号线通路和工作时钟信号线通路连接方式示意图；

图9为采集时钟信号线通路示意图；

图10为工作时钟信号线通路示意图；

图11为同步时钟设备结构图。

具体实施方式

实施例1

如图1所示，本实施例中包含：同步时钟设备、工作时钟信号线通路、采集时钟信号线通路、采集信号线通路、示波器和待测设备，搭建并配置同步时钟系统如下：

选择待测设备的工作时钟频率为f_in＝5MHz，工作时钟信号线通路与待测设备相连并接收待测设备的时钟信号，其中工作时钟信号线通路的分压电路选择的r₁和r₂分别为1kΩ和2kΩ。经过分压处理后时钟信号电压降为的将时钟信号输出至同步时钟设备，配置同步时钟设备的倍频数M/分频数D_i＝5，经过同步时钟设备输出的时钟信号的频率由f_in变为f_out＝5f_in＝25MHz；采集时钟信号线通路与同步时钟设备相连并接收同步时钟设备输出的时钟信号，其中采集时钟信号线通路的分压电路选择的r₃和r₄分别为1kΩ和2kΩ。经过分压处理后时钟信号电压降为时钟信号频率仍为f_out＝5f_in＝25MHz，最后将此时钟信号输出至示波器，作为示波器的采样时钟，因此采集时示波器的采样频率为25M/s；采集信号线通路与待测设备相连，将运行中的待测设备的功耗信息输出至采集设备。将电压为v_in的待测设备芯片功耗信号经过放大电路，配置r₅和r₆分别为40Ω和360Ω，计算输出电压 将此功耗信号输出至示波器并记录。

图2所述的同步时钟设备包括：用于对输入时钟产生多个频率的输出的倍频电路、用于多个频率的输出时钟的多路选择电路、第一缓冲电路、第二缓冲电路、输出电路，配置同步时钟设备步骤如下：

由同步时钟设备接收频率f_in＝5MHz、电压为v的方波信号作为时钟源并输出至第一缓冲电路。当接收第一缓冲电路缓冲后的方波信号，配置倍频电路的倍频数M＝60，分频数D_i＝3，6，12，24，计算并产生频率为f_out，i的方波信号并输出至多路选择电路，其中M为倍频数，D为分频数，i为新产生的方波信号数。通过多路选择电路，选择5倍频率的方波信号f_out＝LUT{f_out，i}_{i＝1，2......，4}＝f_out，3＝25MHz，输出至第二缓冲电路。将经过第二缓冲电路缓冲后的方波信号输出至输出电路。配置输出电路的ODDR双数据速率输出寄存器，将D1置为高电平1b’1，D2置为低电平1′b0。最后同步时钟设备将输出频率f_out＝25MHz的时钟信号。

本实施例中的同步时钟设备基于Xilinx Airtex-7 FPGA的Basys3开发板。利用了开发板FPGA芯片和芯片外围的外部时钟管脚、按键等。

本实施例中的待测设备为Xilinx Sparten6 FPGA的SAKURA-G开发板。

本实施方式包括以下步骤：

a、将无防护的AES(Advanced Encryption Standard)密码算法下载至待测设备。

b、打开待测设备，将待测设备的5MHz的工作时钟通过管脚引出，经过工作时钟通路信号线后，进入同步时钟设备。

c、同步时钟设备通过管脚接收待测电路的工作时钟作为外部时钟。打开同步时钟设备，配置倍频数和分频数生成的时钟经过采集时钟同路信号线后，作为示波器的采样时钟。

d、打开示波器，示波器通过采集通路信号线与待测设备的功耗口进行连接，对无防护AES算法的待测设备进行功耗采集，记录20,000条功耗曲线。

e、重复c～d步骤，将同步时钟设备倍频数和分频数的比值依次配置成5、10、20，分别采集示波器采样时钟为25M/s、50M/s、100M/s下的待测设备功耗曲线。

f、以异步采集方式(即现有采集技术)对待测设备进行功耗采集，严格控制环境变量，分别采集示波器采样时钟为25M/s、50M/s、100M/s下的待测设备功耗曲线，记录20000条功耗曲线。

g、选择相关性攻击作为旁路攻击的方法，对采集到的功耗曲线进行旁路攻击，记录攻击结果。

本方法的步骤c同步时钟设备的运用，成功将待测设备的工作时钟与示波器的采样时钟同步，对功耗曲线进行了新型的同步采集处理，与现有采集技术相比，旁路攻击的成功率最高提升了37％，总体的旁路攻击速度提高了1.60倍。实验数据如表1所示。

表1

实施例2

本实施方式包括以下步骤：

a、将有防护的DES(Data Encryption Standard)密码算法下载至待测设备。

b、打开待测设备，将待测设备的5MHz的工作时钟通过管脚引出，经过工作时钟通路信号线后，进入同步时钟设备。

c、同步时钟设备通过管脚接收待测电路的工作时钟作为外部时钟。打开同步时钟设备，配置倍频数和分频数生成的时钟经过采集时钟同路信号线后，作为示波器的采样时钟。

d、打开示波器，示波器通过采集通路信号线与待测设备的功耗口进行连接，对有防护DES算法的待测设备进行功耗采集，记录300,000条功耗曲线。

e、重复c～d步骤，将同步时钟设备倍频数和分频数的比值依次配置成5、10、20，分别采集示波器采样时钟为25M/s、50M/s、100M/s下的待测设备功耗曲线。

f、以异步采集方式(即现有采集技术)对待测设备进行功耗采集，严格控制环境变量，分别采集示波器采样时钟为25M/s、50M/s、100M/s下的待测设备功耗曲线，记录300,000条功耗曲线。

g、选择相关性攻击作为旁路攻击的方法，对采集到的功耗曲线进行旁路攻击，记录攻击结果。

本方法的步骤c同步时钟设备的运用，成功将待测设备的工作时钟与示波器的采样时钟同步，对功耗曲线进行了新型的同步采集处理，与现有采集技术相比，旁路攻击的成功率最高提升了35％，总体的旁路攻击速度提高了1.54倍。实验数据见表格2。

表2

注：采样率为示波器的采样时钟频率。表中异步时钟采集/同步时钟采集下的数据表示旁路攻击分析出待测设备的正确密钥所需要的功耗曲线数，其中：异步时钟采样为现有技术；同步时钟采样为本方法中同步时钟系统进行的采集方式。提升率表示此方法相比现有技术的提升率，计算公式为：提升率＝(异步时钟采集的功耗曲线数-同步时钟采集的功耗曲线数)/异步时钟采集的功耗曲线数。

上述具体实施可由本领域技术人员在不背离本实用新型原理和宗旨的前提下以不同的方式对其进行局部调整，本实用新型的保护范围以权利要求书为准且不由上述具体实施所限，在其范围内的各个实现方案均受本实用新型之约束。

Claims (6)

1.一种基于FPGA的旁路攻击功耗曲线采集同步时钟系统，其特征在于，包括：同步时钟设备、工作时钟信号线通路、采集时钟信号线通路和采集信号线通路，其中：工作时钟信号线通路分别与待测设备和同步时钟设备相连，采集时钟信号线通路分别与同步时钟设备和采集设备相连；采集信号线通路分别与待测设备和采集设备相连，其中待测设备为能够输出工作时钟信号的密码电路；

所述的同步时钟设备包括：用于对时钟信号缓冲的第一缓冲电路、用于对输入时钟产生多个频率的输出的倍频电路、用于多个频率的输出时钟的多路选择电路、用于对时钟信号缓冲的第二缓冲电路、用于产生输出时钟的输出电路和时钟源，其中：第一缓冲电路分别与时钟源和倍频电路相连；倍频电路分别与第一缓冲电路和多路选择电路相连；多路选择电路分别与倍频电路和第二缓冲电路相连；第二缓冲电路分别与多路选择电路和输出电路相连；输出电路与同步时钟设备引脚相连并通过引脚将时钟信号引出。

2.根据权利要求1所述的系统，其特征是，所述的多路选择电路包括：多路输入电路、中间寄存电路、控制信号电路以及输出电路，其中：多路输入电路与倍频电路相连并接收多个频率不同的时钟信号，控制信号电路将产生控制信号输出至中间寄存电路并选择多个频率的其中一个时钟信号传输至输出电路。

3.根据权利要求1所述的系统，其特征是，所述的第一缓冲电路中设有带有全局时钟IBUFG电路和BUFG电路的Virtex单片机；所述的第二缓冲电路中设有带有BUFG电路的Virtex单片机。

4.根据权利要求1所述的系统，其特征是，所述的工作时钟信号线通路包括：接收电路、分压电路、输出电路，其中：接收电路与待测设备相连，分压电路分别与接收电路和输出电路相连。

5.根据权利要求1所述的系统，其特征是，所述的采集时钟信号线通路包括：接收电路、分压电路、输出电路，其中：接收电路与同步时钟设备相连，分压电路分别与接收电路和输出电路相连。

6.根据权利要求1所述的系统，其特征是，所述的采集信号线通路包括：接收电路、放大电路以及输出电路，其中：接收电路与待测设备相连，放大电路分别与接收电路和输出电路相连。