CN209118769U - 一种数字数据的体全息图压缩存储系统 - Google Patents
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Abstract
本实用新型提出一种数字数据的体全息图压缩存储系统，属于数字全息技术领域，系统控制模块、图像接收模块、图像缓存模块、压缩模块及传输模块，图像接收模块、图像缓存模块、压缩模块及传输模块分别与系统控制模块连接；所述图像接收模块包括两种输入方式：一是以图像的方式从LVDS接口输入；二是以模拟视频的方式通过BNC接口输入，原始图像经过LVDS接口后端的解串芯片解串之后，进入图像缓存模块，然后传递到压缩模块进行压缩编码操作，模拟视频的采集，通过电路板上BNC接口外接摄像头采集原始图像数据。本实用新型将全息图压缩存储，存储数据占据空间少。
Description
技术领域
本实用新型属于数字全息技术领域，尤其是一种数字数据的体全息图压缩存储系统。
背景技术
数字全息术是基于光学全息术基本原理，采用光敏电子成像器件代替光学全息记录材料记录全息图，将记录的全息图强度信息转变成为数字信号存入计算机，再利用计算机模拟参考光对全息图进行再现成像，从而实现全息记录和成像重构过程的全数字化。但是用于三维显示的全息图空间带宽积很大，这给计算机的计算速度、储存容量等带来了巨大的压力，制约着计算全息图的实时计算传输和显示。
实用新型内容
本实用新型提供一种数字数据的体全息图压缩存储系统，大大减小全息图所需的存储空间。
本实用新型具体采用如下技术方案实现：
一种数字数据的体全息图压缩存储系统，包括：系统控制模块、图像接收模块、图像缓存模块、压缩模块及传输模块，图像接收模块、图像缓存模块、压缩模块及传输模块分别与系统控制模块连接；
所述图像接收模块包括两种输入方式：一是以图像的方式从LVDS接口输入；二是以模拟视频的方式通过BNC接口输入，原始图像经过LVDS接口后端的解串芯片解串之后，进入图像缓存模块，然后传递到压缩模块进行压缩编码操作，模拟视频的采集，通过电路板上BNC接口外接摄像头采集原始图像数据；
所述图像缓存模块用于缓存前端图像采集模块采集到的图像；
所述压缩模块用于对前端采集的原始图像数据进行压缩处理；
所述传输模块用于把前端的压缩数据转化为异步串行数据，在接收到上位机命令后将图像数据回传到上位机；
所述系统控制模块用语言控制图像接收速率及图像接收方式，实现各模块之间的逻辑控制和数据的辅助处理。
作为优选，所述系统控制模块采用EP3C55F484I7芯片。
作为优选，所述图像缓存模块采用2片SRAM。
作为优选，压缩模块采用压缩芯片ADV212。
作为优选，传输模块通过MAX3490芯片实现RS422通信。
本实用新型提供的数字数据的体全息图压缩存储系统，其有益效果在于：将全息图压缩存储，存储数据占据空间少。
附附图说明
图1是本实用新型数字数据的体全息图压缩存储系统的原理框图；
图2是EPCS64芯片与FPGA连接示意图；
图3是图像采集原理图；
图4是模拟视频采集电路原理图；
图5是图像缓存模块的电路连接示意图；
图6是压缩芯片与FPGA之间的连接示意图；
图7是传输模块的电路原理图。
具体实施方式
为进一步说明各实施例，本实用新型提供有附图。这些附图为本实用新型揭露内容的一部分，其主要用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理。配合参考这些内容，本领域普通技术人员应能理解其他可能的实施方式以及本实用新型的优点。图中的组件并未按比例绘制，而类似的组件符号通常用来表示类似的组件。
现结合附图和具体实施方式对本实用新型进一步说明。
如图1所示，本实施例提供的一种数字数据的体全息图压缩存储系统，包括分为以下五个模块：系统控制模块、图像接收模块、图像缓存模块、压缩模块及传输模块，图像接收模块、图像缓存模块、压缩模块及传输模块分别与系统控制模块连接。图像接收模块包括两种输入方式：一是以图像的方式从LVDS接口输入，然后数据经过LVDS接口后面的解串芯片进行解串之后传输进本系统；二是以模拟视频的方式通过BNC接口输入。原始图像经过LVDS接口后端的解串芯片解串之后，进入图像缓存模块，然后传递到压缩模块进行压缩编码操作，模拟视频的采集，通过电路板上BNC接口外接摄像头采集原始图像数据。图像缓存模块主要是缓存前端图像采集模块采集到的图像，防止因发送速率快造成的图像数据丢失，图像数据覆盖等问题。压缩模块：用于对前端采集的原始图像数据进行压缩处理。传输模块：主要是把前端的压缩数据转化为异步串行数据，在接收到上位机命令后将图像数据回传到上位机。系统控制模块：控制图像接收速率及图像接收方式，实现各模块之间的逻辑控制和数据的辅助处理。
本实施例的系统控制模块采用EP3C55F484I7芯片，其片内拥有丰富的存储资源，可用于缓存系统工作过程中的数据以及调试过程中的调试信息，能满足本系统设计要求。EP3C55F484I7芯片通过串行配置芯片EPCS64，用于对EP3C55F484I7芯片配置文件和程序信息的存储。EPCS64芯片共有16个管脚，工作电压范围为2.7V-3.6V，内部存储空间大小为64Mb，在低功耗待机模式下，芯片内部的电流几乎为0，其内部结构主要由IO移位寄存器，控制逻辑器的重复擦出。EPCS64芯片与FPGA相连的管脚共有四个，即nCS、DCLK、ASDI和DATA，如图2所示为其电路连接图。
图像接收模块的采集接口采用了LVDS接口，LVDS输出接口利用非常低的电压摆幅(约350mV)在两条PCB走线或一对平衡电缆上通过差分进行数据的传输，即低压差分信号传输。采用LVDS接口后，信号的传输速率可达几百M bit/s，LVDS接口采用的驱动方式为低电压和低电流，在实际应用时具有低噪声和低功耗的优点，如图3所示，为LVDS接口图像采集原理图，使用MAX9250数字视频串/并转换器，可以再传输数据和信号阶段对27位有效数据进行解串处理，便于FPGA对数据进一步处理。
模拟视频的采集采用高集成度、低功耗的TVP150作为模拟视频的解码芯片，作为模拟视频的解码芯片，可以将采集到的模拟数据进行解码，并完成图像数据与行同步、场同步、像素时钟等信号分离，同时完成解码处理。本系统将模拟视频输入选为PAL制信号，其中图像的剪裁主要通过VBLK与AVID两种信号来控制，图4是模拟视频采集电路原理图。
图像缓存模块采用了2片SRAM来满足原始图像数据缓存的需要，单片SRAM的容量大小为8Mb，两片SRAM实行上游存储，下游发送，实现乒乓缓存，使系统实时、高效工作。SRAM的型号为CY7C1051DV33，工作电压为3.3V，除电源与地引脚外，其余引脚与FPGA相连。在CE、OE、WE、BLE、BHE使能信号线处添加小阻值电阻，为了便于后期调试。两片SRAM在布局布线过程中，数据线与信号线尽量保持与FPGA连接等距，以便减少数据的PCB延时误差，电路连接示意图如图5所示。
压缩模块采用压缩芯片ADV212，ADV212芯片提供16位和32位的控制总线和8位、16位、32位的数据传输总线，可以直接连接在大多数的处理器上。HDATA总线可以作为原始数据的输入和压缩后数据的输出，也可以作为主机控制信号的接口。压缩芯片与FPGA之间的连接示意图如图6所示。
传输模块通过MAX3490芯片实现RS422通信，RS-422总线传输芯片MAX3490通过3.3V单电源供电，电路原理图如图7所示。本系统RS422传输电路的差分信号分别由5，6引脚即Z，Y负责输出，Y为正相输出引脚，Z为为反相输出引脚。引脚3DI为输入驱动器，其工作模式如下：当DI为低时，Y输出为低电平，Z输出为高电平；当DI为高时，Y输出为低电平，Z输出为高电平。
尽管结合优选实施方案具体展示和介绍了本实用新型，但本领域的技术人员应该明白，在不脱离所附权利要求书所限定的本实用新型的精神和范围内，在形式上和细节上可以对本实用新型做出各种变化，均为本实用新型保护范围。
Claims (5)
1.一种数字数据的体全息图压缩存储系统，其特征在于，包括：系统控制模块、图像接收模块、图像缓存模块、压缩模块及传输模块，图像接收模块、图像缓存模块、压缩模块及传输模块分别与系统控制模块连接；
所述图像接收模块包括两种输入方式：一是以图像的方式从LVDS接口输入；二是以模拟视频的方式通过BNC接口输入，原始图像经过LVDS接口后端的解串芯片解串之后，进入图像缓存模块，然后传递到压缩模块进行压缩编码操作，模拟视频的采集，通过电路板上BNC接口外接摄像头采集原始图像数据；
所述图像缓存模块用于缓存前端图像采集模块采集到的图像；
所述压缩模块用于对前端采集的原始图像数据进行压缩处理；
所述传输模块用于把前端的压缩数据转化为异步串行数据，在接收到上位机命令后将图像数据回传到上位机；
所述系统控制模块用语言控制图像接收速率及图像接收方式，实现各模块之间的逻辑控制和数据的辅助处理。
2.根据权利要求1所述的一种数字数据的体全息图压缩存储系统，其特征在于：所述系统控制模块采用EP3C55F484I7芯片。
3.根据权利要求1所述的一种数字数据的体全息图压缩存储系统，其特征在于：所述图像缓存模块采用2片SRAM。
4.根据权利要求1所述的一种数字数据的体全息图压缩存储系统，其特征在于：压缩模块采用压缩芯片ADV212。
5.根据权利要求1所述的一种数字数据的体全息图压缩存储系统，其特征在于：传输模块通过MAX3490芯片实现RS422通信。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821714632.4U CN209118769U (zh) | 2018-10-23 | 2018-10-23 | 一种数字数据的体全息图压缩存储系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201821714632.4U CN209118769U (zh) | 2018-10-23 | 2018-10-23 | 一种数字数据的体全息图压缩存储系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN209118769U true CN209118769U (zh) | 2019-07-16 |
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ID=67201810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201821714632.4U Active CN209118769U (zh) | 2018-10-23 | 2018-10-23 | 一种数字数据的体全息图压缩存储系统 |
Country Status (1)
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| CN (1) | CN209118769U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115834797A (zh) * | 2023-01-28 | 2023-03-21 | 龙迅半导体（合肥）股份有限公司 | 一种解串器 |
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2018
- 2018-10-23 CN CN201821714632.4U patent/CN209118769U/zh active Active
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