CN208888810U - 一种基于高速数据采集的时频分析装置 - Google Patents

Abstract

一种基于高速数据采集的时频分析装置，属于信号处理领域，尤其涉及一种时频分析装置。本实用新型解决了现有数据采集装置运行时间长、采样灵活性差和数据传输速度慢的问题。本实用新型的网络引脚接口电路设置在上位机与微处理器之间，微处理器的信号输入输出端连接FPGA主控电路的数据输出输入端；FPGA主控电路的触发信号输入端连接触发电路的触发信号输出端；触发电路的外部触发信号输入端接收外部的触发信号，模拟信号预处理电路用于接收采集的模拟信号，模拟信号预处理电路的信号输出端同时连接触发电路的内部触发信号输入端和单端转差分电路的信号输入端，单端转差分电路输出信号经高速转换器转换后输入至FPGA主控电路。

Description

一种基于高速数据采集的时频分析装置

技术领域

本发明属于信号处理领域，尤其涉及一种时频分析装置。

背景技术

随着现代工业技术的飞速发展和科学力量的空前进步，在故障检测、航空航天、电子测量、科学研究等各个领域当中，数字信号处理技术应用得越来越广泛，时频分析作为一种新兴的信号处理方法，近年来受到越来越多的重视，已经成为现代信号处理研究的热点。数据采集作为模拟世界与数字世界连接的桥梁，可以将抽象的模拟量数字化，是进行信号处理至关重要的基础和前提。例如在原子钟频率测量、电力系统频率测量、雷达系统等各方面都已经发挥着不可估量的作用。随着微电子技术的迅猛发展，导致电磁信号环境越来越复杂，待测信号的频率越来越高，对数据采集系统的采集速度、兼容性、抗干扰能力等方面提出了更高的要求。

目前，大多数数据采集系统采用单一微处理器和A/D转换器形式为主，将采集数据存储到外部SRAM中，由RS232或者USB接口将数据传给计算机。这样的方式有很大的局限性：由于微处理器的时钟频率有限，其本身的指令是顺序执行，系统软件工作的时间在整个采样过程中占有较大比例，不能满足高采样率和数据快速读取的目标；采集装置的采样率固定，不能针对现实情况灵活选择采样率进行多数据点采集，采集装置的灵活性较差；在与上位机通信方面，不仅传输速度慢而且不利于实现远距离自动化控制及多台采集装置组网扩展。

发明内容

本实用新型的目的是为了解决现有数据采集装置运行时间长、采样灵活性差和数据传输速度慢的问题，提出了一种基于高速数据采集的时频分析装置。

本实用新型所述的基于高速数据采集的时频分析装置，包括网络接口电路2、微处理器3、SRAM存储电路4、触发电路5、FPGA主控电路6、模拟信号预处理电路7、单端转差分电路8和高速A/D转换器9；

采集的模拟信号输入至模拟信号预处理电路7，模拟信号预处理电路7将输入的模拟信号分为两路信号，模拟信号预处理电路7的一路信号输出端连接触发电路5的内触发信号输入端，触发电路5的外部触发信号输入端用于输入外部触发信号，触发电路5的触发信号输出端连接FPGA主控电路6的触发信号输入端；

模拟信号预处理电路7的另一路信号输出端连接单端转差分电路8的信号输入端，单端转差分电路8的差分信号输出端连接高速A/D转换器9的模拟信号输入端，高速A/D 转换器9的数字信号输出端连接FPGA主控电路6的采集数据信号输入端；

FPGA主控电路6将采集的数据存储至SRAM存储电路4；

FPGA主控电路6与微处理器3进行数据传输，上位机1和微处理器3通过网络接口电路2进行数据传输，进而实现FPGA主控电路6将采集的数据发送至上位机1。

进一步地，网络接口电路2包括网口芯片U21、电阻R21、电阻R22、电阻R23、电阻R24、电阻R25、电阻R26、电阻R27、电容C21、电容C22、电容C23、电容C24、晶振Y21和网口控制芯片U22；

网口芯片U21采用型号为HR911105A芯片实现，网口控制芯片U22采用型号为DM9000C的芯片实现；

网口芯片U21的1号引脚、2号引脚、3号引脚、4号引脚、5号引脚和6号引脚

依次与网口控制芯片U22的1号引脚、2号引脚、3号引脚、4号引脚、7号引脚、8号引脚和9号引脚1一一对应相连；

网络芯片(U21)通过网线连接上位机1；网口芯片U21的9号引脚连接电阻R21的一端；网口芯片U21的12号引脚连接电阻R22的一端，电阻R21的一端的另一端与电阻R22的另一端均连接数字地VSS；网口芯片U21的10号引脚连接网口控制芯片U22 的39号引脚；网口芯片U21的11号引脚连接网口控制芯片U22的40号引脚；

网口控制芯片U22的1号引脚连接电阻R23的一端，电阻R23的另一端连接数字地；

网口控制芯片U22的3号引脚同时连接电阻R24的一端和网口芯片U21的6号引脚，网口控制芯片U22的4号引脚连接电阻R25的一端和网口芯片U21的3号引脚，电阻 R25的另一端与电阻R24的另一端同时连接电容C23的一端，电容C23的另一端连接数字地；

网口控制芯片U22的7号引脚同时连接电阻R26的一端和网口芯片U21的1号引脚，网口控制芯片U22的8号引脚连接电阻R27的一端和网口芯片U21的2号引脚，电阻 R26的另一端与电阻R27的另一端同时连接电容C24的一端，电容C24的另一端连接数字地；网口控制芯片U22的9号引脚连接网口芯片U21的4号引脚；

网口控制芯片U22的43号引脚连接同时连接晶振Y21的一端和电容C22的一端；网口控制芯片U22的44号引脚连接同时连接晶振Y21的另一端和电容C21的一端；电容C22的另一端和电容C21的另一端均连接数字地；

网口控制芯片U22的10号引脚、11号引脚、12号引脚、13号引脚、14号引脚、16 号引脚、17号引脚、18号引脚、22号引脚、24号引脚、25号引脚、26号引脚、27号引脚、28号引脚、29号引脚、31号引脚、32号引脚、34号引脚、35号引脚和36号引脚为网络接口电路2与微处理器3连接的端口。

进一步地，微处理器3包括控制芯片U31、电阻R31、电阻R32、电阻R33、电阻 R34、电阻R35、电阻R36、电容C31、电容C32、电容C33、极性电容C34、电容C35、晶振Y31和发光二极管D31；控制芯片U31采用型号为STM32F103ZET6的芯片实现；

控制芯片U31的138号引脚连接电阻R31的一端，电阻R31的另一端连接数字地VSS；

控制芯片U31的23号引脚同时连接电阻R32的一端、晶振Y31的一端和电容C31 的一端，电容C31的另一端连接数字地；

控制芯片U31的24号引脚同时连接电阻R32的另一端、晶振Y31的另一端和电容C32的一端，电容C32的另一端连接数字地；

控制芯片U31的25号引脚同时连接电阻R33的一端和电容C33的一端；电阻R33 的另一端连接3.3V电源；电容C33的另一端连接数字地；

控制芯片U31的32号引脚同时连接极性电容C34正极、电容C35的一端、控制芯片U31的33号引脚和电阻R34的一端；极性电容C34的负极和电容C35的另一端同时连接数字地VSS；电阻R34的另一端连接3.3V电源；

控制芯片U31的38号引脚连接电阻R35的一端，电阻R35的另一端连接发光二极管D31的负极，发光二极管D31的正极连接3.3V电源；

控制芯片U31的47号引脚连接电阻R36的一端，电阻R36的另一端连接数字地；

控制芯片U31的63号引脚、60号引脚、59号引脚、58号引脚、115号引脚、114 号引脚、86号引脚、85号引脚、79号引脚、78号引脚、77号引脚、68号引脚、67号引脚、66号引脚、65号引脚、64号引脚、111号引脚、118号引脚和119号引脚依次一一对应与网络接口电路2的网口控制芯片U22的10号引脚、11号引脚、12号引脚、13号引脚、14号引脚、16号引脚、17号引脚、18号引脚、21号引脚、24号引脚、25号引脚、 26号引脚、27号引脚、28号引脚、29号引脚、31号引脚、34号引脚、35号引脚和36 号引脚相连。

进一步地，触发电路5包括外部触发信号接口J1、电阻R51、电阻R52、电阻R53、电阻R54、电阻R55、电阻R56、电阻R57、电阻R58、电阻R59、电阻R510、电阻R511、电阻R512、电阻R513、电阻R514、电阻R515、电阻R516、电阻R517、电阻R518、电阻R519、电容C51、电容C52、电容C53、电容C54、增益放大器U51、反馈放大器U52、运算放大器U54、运算放大器U55和比较器U53；

增益放大器U51采用型号为OPA659的芯片实现，反馈放大器U52采用型号为AD8065的芯片实现，比较器U53采用型号为LTC1715的芯片实现，运算放大器U54和运算放大器U55均采用型号为TL082实现；

外部触发信号接口J1同时连接电阻R51的一端和电阻R52的一端，电阻R51的另一端连接模拟地；电阻R52的另一端连接增益放大器U51的3号引脚，增益放大器U51的 4号引脚同时与增益放大器U51的1号引脚、电阻R53的一端和电阻R55的一端连接，电阻R53的另一端连接模拟地，增益放大器U51的2号引脚连接-5V电源，增益放大器 U51的5号引脚连接+5V电源，电阻R55的另一端同时连接电阻R57的一端和比较器U53 的2号引脚，电阻R57的另一端连接模拟地；

比较器U53的3号引脚同时连接电阻R56的一端和电阻R58的一端，电阻R58的另一端连接模拟地；电阻R56的另一端同时连接反馈放大器U71的1号引脚、4号引脚、电容C52的一端和电容C51的一端，电容C51的另一端同时与电容C52的另一端、电阻 R54的一端和反馈放大器U71的3号引脚连接；

比较器U53的4号引脚同时连接电阻R513的一端和电阻R514的一端；电阻R514 的另一端连接模拟地；电阻R513的另一端同时连接比较器U53的7号引脚和电阻R510 的一端，电阻R510的另一端连接电阻R512的一端，电阻R512的另一端连接模拟地；

比较器U53的1号引脚同时连接电阻R515的一端和电阻R516的一端；电阻R516 的另一端同时连接运算放大器U54的7号引脚和6号引脚，电阻R515的另一端同时连接比较器U53的8号引脚和电阻R59的一端，电阻R59的另一端连接电阻R511的一端，电阻R511的另一端连接模拟地；运算放大器U54的5号引脚同时连接电阻R517的一端、电容C53的一端和电阻R518的一端；电阻R517的另一端与电容C53的另一端同时连接模拟地；电阻R518的另一端同时连接运算放大器U55的1号引脚和2号引脚；运算放大器U55的8号引脚连接+5V电源，运算放大器U55的4号引脚连接-5V电源，运算放大器U55的3号引脚同时连接电容C54的一端、电阻R519的一端和二极管D1的负极，二极管D1的正极连接模拟地；电阻R519的另一端连接+5V电源；

进一步地，FPGA主控电路6包括主控制器U61、发光二极管D61、电阻R61、电阻 R62、电阻R63、电阻R64、电阻R65和电阻R66；

主控制器U61采用型号为EP3C5E144C8N的芯片实现，主控制器U61的34号引脚连接电阻R61的一端，电阻R61的另一端连接发光二极管D61的负极，发光二极管D61 的正极连接3.3V电源；

主控制器U61的21号引脚连接电阻R62的一端，电阻R62的另一端连接数字地，主控制器U61的18号引脚连接电阻R63的一端，电阻R63的另一端连接2.5V电源，主控制器U61的16号引脚连接电阻R64的一端，电阻R64的另一端连接数字地，主控制器U61的15号引脚连接电阻R65的一端，电阻R65的另一端连接2.5V电源；主控制器 U61的9号引脚连接电阻R66的一端，电阻R66的另一端连接3.3V电源；

主控制器U61的11号引脚、10号引脚、7号引脚、4号引脚、4号引脚、2号引脚、 1号引脚、144号引脚、143号引脚、142号引脚、141号引脚、138号引脚、137号引脚、 136号引脚、135号引脚、121号引脚、120号引脚、119号引脚、112号引脚、111号引脚、101号引脚、100号引脚和99号引脚均与SRAM存储电路4连接；

主控制器U61的EP3C5E144芯片58号引脚、59号引脚、64号引脚、65号引脚、66 号引脚、67号引脚、68号引脚、69号引脚、70号引脚、71号引脚、72号引脚、73号引脚、74号引脚、75号引脚、76号引脚、99号引脚、100号引脚和101号引脚与微处理器 3的控制芯片U32的58号引脚、59号引脚、60号引脚、63号引脚、64号引脚、65号引脚、66号引脚、67号引脚、68号引脚、77号引脚、78号引脚、79号引脚、85号引脚、 86号引脚、114号引脚、115号引脚、111号引脚、118号引脚和119号引脚一一对应连接；

主控制器U61的98号引脚、87号引脚、86号引脚、85号引脚、84号引脚、83号引脚、80号引脚和79号引脚与微处理器3控制芯片U32的10号引脚、11号引脚、12号引脚、13号引脚、14号引脚、15号引脚、18号引脚和19号引脚一一对应连接；

进一步地，模拟信号预处理电路7包括电阻R71、电阻R72、电阻R73、内部触发信号接口J0和反馈放大器U71；

反馈放大器U71采用型号为AD8065的芯片实现，反馈放大器U71的5号引脚连接 +5V电源，反馈放大器U71的2号引脚连接—5V电源，反馈放大器U71的3号引脚连接电阻R73的一端，电阻R73的另一端同时连接电阻R72的一端、电阻R73的一端和内部触发信号接口J0，电阻R72的另一端和电阻R73的另一端均连接模拟地；反馈放大器U71 的1号引脚连接反馈放大器U71的4号引脚，反馈放大器U71的1号引脚模拟信号预处理电路7的信号输出端。

进一步地，单端转差分电路8包括电阻R81、电阻R82、电阻R83、电阻R84、电阻R85、电阻R86、电阻R87、电阻R88、电容C81、电容C82、电容C83、电容C84、电容C85、电容C86、运算放大器U81、运算放大器U82、运算放大器U83和二极管D81；

运算放大器U83采用AD8138实现，运算放大器U81和运算放大器U82均采用TL082实现；

电阻R81的一端连接+5V电源，电阻R81的另一端同时连接二极管D81的负极、电容C81的一端和运算放大器U81的3号引脚，电容C81的另一端连接模拟地，运算放大器U81的2号引脚同时连接电阻R82的一端和电阻R83的一端，电阻R82的另一端连接模拟地，电阻R83的另一端同时连接运算放大器U81的1号引脚和运算放大器U82的5 号引脚，二极管D81的正极连接模拟地；

运算放大器U81的4号引脚连接-5V电源，运算放大器U81的8号引脚连接+5V电源，运算放大器U82的6号引脚同时连接电容C82的一端、运算放大器U82的7号引脚、运算放大器U83的2号引脚和电容C83的一端，

运算放大器U83的1号引脚同时连接电阻R85的一端、电容C85的一端和电阻R88 的一端；电阻R88的另一端同时连接电容C85的另一端、电容C87的一端和运算放大器 U83的4号引脚；电阻R85的另一端连接电阻R84的一端，电阻R84的另一端连接模拟地；电阻R85的另一端为单端转差分电路8的信号输入端；

运算放大器U83的8号引脚同时连接电阻R86的一端，电容C84的一端和电阻R87 的一端，电阻R87的另一端同时连接电容C84的另一端、电容C86的一端和运算放大器 U83的5号引脚；电阻R86的另一端与电容C83的另一端同时连接数字地，电容C86的另一端和电容C87的另一端为单端转差分电路8信号输出端；

进一步地，高速A/D转换器9包括电阻R91、电阻R92、电阻R93、电阻R94、电阻 R95、电阻R96、电阻R97、电阻R98、电阻R99、电阻R910、电阻R911、电容C91、电容C92、电容C93、电容C94、电容C95、电容C96、电容C97、电容C98、排阻RP91、排阻RP92、排阻RP93、模数转换器U91和差分时钟转换器N91；

模数转换器U91采用型号为AD9433的芯片实现，差分时钟转换器N91采用型号为MC100EL16D实现；

模数转换器U91的41号引脚连接电阻R91的一端，模数转换器U91的42号引脚连接电阻R92的一端，模数转换器U91的45号引脚同时连接模数转换器U91的46号引脚、电容C91的一端和电容C92的一端，电容C91的另一端和电容C92的另一端均连接模拟地；电阻R91的另一端与电阻R92的另一端同时连接+5V电源；

模数转换器U91的49号引脚同时连接电阻R96的一端和电阻R93的一端，模数转换器U91的50号引脚同时连接电阻R94的一端和电阻R95的一端；电阻R95的另一端和电阻R96的另一端同时连接模拟地；电阻R94的另一端和电阻R93的另一端与单端转差分电路8连接；

模数转换器U91的7号引脚连接电容C97的一端，电容C97的另一端同时连接电阻R911的一端和差分时钟转换器N91的6号引脚；

模数转换器U91的8号引脚连接电容C98的一端，电容C98的另一端同时连接电阻R910的一端和差分时钟转换器N91的7号引脚；电阻R911的另一端与电阻R910的另一端同时连接模拟地；

差分时钟转换器N91的5号引脚同时连接电容C96的一端和模拟地；电容C96的另一端同时连接差分时钟转换器N91的4号引脚、电阻R99的一端和电阻R98的一端；电阻R99的另一端连接差分时钟转换器N91的3号引脚，电阻R98的另一端同时连接差分时钟转换器N91的2号引脚和电容C95的一端，电容C95的另一端连接电阻R97的一端所述电容C95的另一端还连接主控制器U61的55号引脚；

电阻R97的另一端连接数字地；差分时钟转换器N91的8号引脚同时连接电容C93的一端、电容C94的一端和+5V电源，电容C93的另一端和电容C94的另一端同时连接模拟地；

模数转换器U91的15号引脚、16号引脚、17号引脚和18号引脚通过排阻RP93依次连接FPGA主控电路6的主控制器U61的54号引脚、53号引脚、52号引脚和51号引脚；

模数转换器U91的19号引脚、20号引脚、25号引脚和26号引脚通过排阻RP92依次连接FPGA主控电路6的主控制器U61的50号引脚、49号引脚、46号引脚和44号引脚。

模数转换器U91的27号引脚、28号引脚、29号引脚和30号引脚通过排阻RP91依次连接FPGA主控电路6的主控制器U61的43号引脚、42号引脚、39号引脚和38号引脚。

本实用新型所述的一种基于高速数据采集的时频分析装置，改善了现有数据采集系统的不足之处，同时增强了采集系统的兼容性。采用时钟频率更高的FPGA作为主控制器，采用12位分辨率高速A/D实现高速采样的目标,控制逻辑全部为硬件实现,速度快,效率高,同时可以提高采集装置集成度；增加了一块高速SRAM存储器，在FPGA的控制下完成对高速A/D数据的存储和读取，实现对多个数据点的存储；在触发设计方面采用外触发、内触发及强制触发相结合的方式，实现对采集装置精准统一触发，方便对采集装置组网调试，实现自动化控制；针对不同情况可以灵活的选择不同采样率，实现最高可达125Msps 的采样率；在与上位机通信方面，使用支持网络协议的网络接口芯片，不仅可以提高数据传输速度，还有利于多台采集装置进行组网，实现一台计算机通过网络可以对多台采集装置进行远程控制，不但降低了成本，而且提高了采集装置的兼容性。

附图说明

图1是本实用新型所述的基于高速数据采集的时频分析装置的原理框图；

图2是网络接口电路中网口芯片和网口控制芯片在上位机与微处理器之间的通信原理框图；

图3是所述的网络引脚接口电路的电路结构示意图；

图4是微处理器电路的结构示意图；

图5是触发电路结构示意图；

图6是FPGA主控电路的结构示意图；

图7是FPGA主控电路中EP3C5E144C8N芯片的内部时钟原理电路框图；

图8是FPGA主控电路中EP3C5E144C8N芯片的内部控制逻辑电路框图；

图9是模拟信号预处理电路的结构示意图；

图10是单端转差分电路的结构示意图；

图11是采用芯片IS61LPS102418A实现SRAM存储电路的读写控制逻辑框图；

图12是高速A/D转换器的结构示意图。

具体实施方式

具体实施方式一：下面结合图1说明本实施方式，本实施方式所述一种基于高速数据采集的时频分析装置，包括网络接口电路2、微处理器3、SRAM存储电路4、触发电路 5、FPGA主控电路6、模拟信号预处理电路7、单端转差分电路8和高速A/D转换器9；

采集的模拟信号输入至模拟信号预处理电路7，模拟信号预处理电路7将输入的模拟信号分为两路信号，模拟信号预处理电路7的一路信号输出端连接触发电路5的内触发信号输入端，触发电路5的外部触发信号输入端用于输入外部触发信号，触发电路5的触发信号输出端连接FPGA主控电路6的触发信号输入端；

模拟信号预处理电路7的另一路信号输出端连接单端转差分电路8的信号输入端，单端转差分电路8的差分信号输出端连接高速A/D转换器9的模拟信号输入端，高速A/D 转换器9的数字信号输出端连接FPGA主控电路6的采集数据信号输入端；

FPGA主控电路6将采集的数据存储至SRAM存储电路4；

FPGA主控电路6与微处理器3进行数据传输，上位机1和微处理器3通过网络接口电路2进行数据传输，进而实现FPGA主控电路6将采集的数据发送至上位机1。

具体实施方式二：下面结合图2至图12说明本实施方式，本实施方式对实施方式一所述的种基于高速数据采集的时频分析装置作进一步说明，网络接口电路2采用网口控制芯片HR911105A和网口芯片DM9000C实现；芯片DM9000C与微处理器3进行通信，芯片DM9000C通过芯片HR911105A与上位机1通信。

网络接口电路2包括网口芯片U21、电阻R21、电阻R22、电阻R23、电阻R24、电阻R25、电阻R26、电阻R27、电容C21、电容C22、电容C23、电容C24、晶振Y21和网口控制芯片U22；

网口芯片U21采用型号为HR911105A芯片实现，网口控制芯片U22采用型号为DM9000C的芯片实现；

网口芯片U21的1号引脚、2号引脚、3号引脚、4号引脚、5号引脚和6号引脚

依次与网口控制芯片U22的1号引脚、2号引脚、3号引脚、4号引脚、7号引脚、8号引脚和9号引脚1一一对应相连；

网口芯片U21通过网线连接上位机1；网口芯片U21的9号引脚连接电阻R21的一端；网口芯片U21的12号引脚连接电阻R22的一端，电阻R21的一端的另一端与电阻 R22的另一端均连接数字地VSS；网口芯片U21的10号引脚连接网口控制芯片U22的 39号引脚；网口芯片U21的11号引脚连接网口控制芯片U22的40号引脚；

网口控制芯片U22的1号引脚连接电阻R23的一端，电阻R23的另一端连接数字地；

网口控制芯片U22的3号引脚同时连接电阻R24的一端和网口芯片U21的6号引脚，网口控制芯片U22的4号引脚连接电阻R25的一端和网口芯片U21的3号引脚，电阻 R25的另一端与电阻R24的另一端同时连接电容C23的一端，电容C23的另一端连接数字地；

网口控制芯片U22的7号引脚同时连接电阻R26的一端和网口芯片U21的1号引脚，网口控制芯片U22的8号引脚连接电阻R27的一端和网口芯片U21的2号引脚，电阻 R26的另一端与电阻R27的另一端同时连接电容C24的一端，电容C24的另一端连接数字地；网口控制芯片U22的9号引脚连接网口芯片U21的4号引脚；

网口控制芯片U22的43号引脚连接同时连接晶振Y21的一端和电容C22的一端；网口控制芯片U22的44号引脚连接同时连接晶振Y21的另一端和电容C21的一端；电容C22的另一端和电容C21的另一端均连接数字地；

网口控制芯片U22的10号引脚、11号引脚、12号引脚、13号引脚、14号引脚、16 号引脚、17号引脚、18号引脚、22号引脚、24号引脚、25号引脚、26号引脚、27号引脚、28号引脚、29号引脚、31号引脚、32号引脚、34号引脚、35号引脚和36号引脚为网络接口电路2与微处理器3连接的端口。

微处理器3包括控制芯片U31、电阻R31、电阻R32、电阻R33、电阻R34、电阻 R35、电阻R36、电容C31、电容C32、电容C33、极性电容C34、电容C35、晶振Y31 和发光二极管D31；控制芯片U31采用型号为STM32F103ZET6的芯片实现；

控制芯片U31的138号引脚连接电阻R31的一端，电阻R31的另一端连接数字地VSS；

控制芯片U31的23号引脚同时连接电阻R32的一端、晶振Y31的一端和电容C31 的一端，电容C31的另一端连接数字地；

控制芯片U31的24号引脚同时连接电阻R32的另一端、晶振Y31的另一端和电容C32的一端，电容C32的另一端连接数字地；

控制芯片U31的25号引脚同时连接电阻R33的一端和电容C33的一端；电阻R33 的另一端连接3.3V电源；电容C33的另一端连接数字地；

控制芯片U31的32号引脚同时连接极性电容C34正极、电容C35的一端、控制芯片U31的33号引脚和电阻R34的一端；极性电容C34的负极和电容C35的另一端同时连接数字地VSS；电阻R34的另一端连接3.3V电源；

控制芯片U31的38号引脚连接电阻R35的一端，电阻R35的另一端连接发光二极管D31的负极，发光二极管D31的正极连接3.3V电源；

控制芯片U31的47号引脚连接电阻R36的一端，电阻R36的另一端连接数字地；

控制芯片U31的63号引脚、60号引脚、59号引脚、58号引脚、115号引脚、114 号引脚、86号引脚、85号引脚、79号引脚、78号引脚、77号引脚、68号引脚、67号引脚、66号引脚、65号引脚、64号引脚、111号引脚、118号引脚和119号引脚依次一一对应与网络接口电路2的网口控制芯片U22的10号引脚、11号引脚、12号引脚、13号引脚、14号引脚、16号引脚、17号引脚、18号引脚、21号引脚、24号引脚、25号引脚、 26号引脚、27号引脚、28号引脚、29号引脚、31号引脚、34号引脚、35号引脚和36 号引脚相连。

触发电路5包括外部触发信号接口J1、电阻R51、电阻R52、电阻R53、电阻R54、电阻R55、电阻R56、电阻R57、电阻R58、电阻R59、电阻R510、电阻R511、电阻R512、电阻R513、电阻R514、电阻R515、电阻R516、电阻R517、电阻R518、电阻R519、电容C51、电容C52、电容C53、电容C54、增益放大器U51、反馈放大器U52、运算放大器U54、运算放大器U55和比较器U53；

增益放大器U51采用型号为OPA659的芯片实现，反馈放大器U52采用型号为AD8065的芯片实现，比较器U53采用型号为LTC1715的芯片实现，运算放大器U54和运算放大器U55均采用型号为TL082实现；

外部触发信号接口J1同时连接电阻R51的一端和电阻R52的一端，电阻R51的另一端连接模拟地；电阻R52的另一端连接增益放大器U51的3号引脚，增益放大器U51的 4号引脚同时与增益放大器U51的1号引脚、电阻R53的一端和电阻R55的一端连接，电阻R53的另一端连接模拟地，增益放大器U51的2号引脚连接-5V电源，增益放大器 U51的5号引脚连接+5V电源，电阻R55的另一端同时连接电阻R57的一端和比较器U53 的2号引脚，电阻R57的另一端连接模拟地；

比较器U53的3号引脚同时连接电阻R56的一端和电阻R58的一端，电阻R58的另一端连接模拟地；电阻R56的另一端同时连接反馈放大器U71的1号引脚、4号引脚、电容C52的一端和电容C51的一端，电容C51的另一端同时与电容C52的另一端、电阻 R54的一端和反馈放大器U71的3号引脚连接；

比较器U53的4号引脚同时连接电阻R513的一端和电阻R514的一端；电阻R514 的另一端连接模拟地；电阻R513的另一端同时连接比较器U53的7号引脚和电阻R510 的一端，电阻R510的另一端连接电阻R512的一端，电阻R512的另一端连接模拟地；

比较器U53的1号引脚同时连接电阻R515的一端和电阻R516的一端；电阻R516 的另一端同时连接运算放大器U54的7号引脚和6号引脚，电阻R515的另一端同时连接比较器U53的8号引脚和电阻R59的一端，电阻R59的另一端连接电阻R511的一端，电阻R511的另一端连接模拟地；运算放大器U54的5号引脚同时连接电阻R517的一端、电容C53的一端和电阻R518的一端；电阻R517的另一端与电容C53的另一端同时连接模拟地；电阻R518的另一端同时连接运算放大器U55的1号引脚和2号引脚；运算放大器U55的8号引脚连接+5V电源，运算放大器U55的4号引脚连接-5V电源，运算放大器U55的3号引脚同时连接电容C54的一端、电阻R519的一端和二极管D1的负极，二极管D1的正极连接模拟地；电阻R519的另一端连接+5V电源；

进一步地，FPGA主控电路6包括主控制器U61、发光二极管D61、电阻R61、电阻R62、电阻R63、电阻R64、电阻R65和电阻R66；

主控制器U61采用型号为EP3C5E144C8N的芯片实现，主控制器U61的34号引脚连接电阻R61的一端，电阻R61的另一端连接发光二极管D61的负极，发光二极管D61 的正极连接3.3V电源；

主控制器U61的21号引脚连接电阻R62的一端，电阻R62的另一端连接数字地，主控制器U61的18号引脚连接电阻R63的一端，电阻R63的另一端连接2.5V电源，主控制器U61的16号引脚连接电阻R64的一端，电阻R64的另一端连接数字地，主控制器U61的15号引脚连接电阻R65的一端，电阻R65的另一端连接2.5V电源；主控制器 U61的9号引脚连接电阻R66的一端，电阻R66的另一端连接3.3V电源；

主控制器U61的11号引脚、10号引脚、7号引脚、4号引脚、4号引脚、2号引脚、 1号引脚、144号引脚、143号引脚、142号引脚、141号引脚、138号引脚、137号引脚、 136号引脚、135号引脚、121号引脚、120号引脚、119号引脚、112号引脚、111号引脚、101号引脚、100号引脚和99号引脚均与SRAM存储电路4连接；

主控制器U61的EP3C5E144C8N芯片58号引脚、59号引脚、64号引脚、65号引脚、 66号引脚、67号引脚、68号引脚、69号引脚、70号引脚、71号引脚、72号引脚、73 号引脚、74号引脚、75号引脚、76号引脚、99号引脚、100号引脚和101号引脚与微处理器3的控制芯片U32的58号引脚、59号引脚、60号引脚、63号引脚、64号引脚、65 号引脚、66号引脚、67号引脚、68号引脚、77号引脚、78号引脚、79号引脚、85号引脚、86号引脚、114号引脚、115号引脚、111号引脚、118号引脚和119号引脚一一对应连接；

主控制器U61的98号引脚、87号引脚、86号引脚、85号引脚、84号引脚、83号引脚、80号引脚和79号引脚与微处理器3控制芯片U32的10号引脚、11号引脚、12号引脚、13号引脚、14号引脚、15号引脚、18号引脚和19号引脚一一对应连接；

如图8所示，FPGA主控电路中EP3C5E144C8N芯片的内部控制逻辑电路框图，主控制器U61包括并行数据处理电路61-1、控制电路61-2、SRAM地址计数器61-3、命令选择电路61-4和命令及触发判断电路61-5；数据处理电路61-1接收高速A/D转换器9 发送的A/D采样并行数据，数据处理电路61-1的读/写信号端连接SRAM存储电路4的数据输出输入端；数据处理电路61-1的读/写控制信号输出输入端连接控制电路61-2的读 /写控制信号输入输出端；控制电路61-2的读/写地址信号输出端连接SRAM存储电路4 的数据读/写地址信号输入端；

上位机的命令信号发送至命令选择电路61-4，命令选择电路61-4将选择的命令信号发送至命令及触发判断电路61-5，命令及触发判断电路61-5还接收触发信号，命令及触发判断电路61-5将触发信号或命令信号发送至控制电路61-2。

模拟信号预处理电路7包括电阻R71、电阻R72、电阻R73、内部触发信号接口J0 和反馈放大器U71；

反馈放大器U71采用型号为AD8065的芯片实现，反馈放大器U71的5号引脚连接 +5V电源，反馈放大器U71的2号引脚连接—5V电源，反馈放大器U71的3号引脚连接电阻R73的一端，电阻R73的另一端同时连接电阻R72的一端、电阻R73的一端和内部触发信号接口J0，电阻R72的另一端和电阻R73的另一端均连接模拟地；反馈放大器U71 的1号引脚连接反馈放大器U71的4号引脚，反馈放大器U71的1号引脚模拟信号预处理电路7的信号输出端。

单端转差分电路8包括电阻R81、电阻R82、电阻R83、电阻R84、电阻R85、电阻 R86、电阻R87、电阻R88、电容C81、电容C82、电容C83、电容C84、电容C85、电容C86、运算放大器U81、运算放大器U82、运算放大器U83和二极管D81；

运算放大器U83采用AD8138实现，运算放大器U81和运算放大器U82均采用TL082实现；

电阻R81的一端连接+5V电源，电阻R81的另一端同时连接二极管D81的负极、电容C81的一端和运算放大器U81的3号引脚，电容C81的另一端连接模拟地，运算放大器U81的2号引脚同时连接电阻R82的一端和电阻R83的一端，电阻R82的另一端连接模拟地，电阻R83的另一端同时连接运算放大器U81的1号引脚和运算放大器U82的5 号引脚，二极管D81的正极连接模拟地；

运算放大器U81的4号引脚连接-5V电源，运算放大器U81的8号引脚连接+5V电源，运算放大器U82的6号引脚同时连接电容C82的一端、运算放大器U82的7号引脚、运算放大器U83的2号引脚和电容C83的一端，

运算放大器U83的1号引脚同时连接电阻R85的一端、电容C85的一端和电阻R88 的一端；电阻R88的另一端同时连接电容C85的另一端、电容C87的一端和运算放大器 U83的4号引脚；电阻R85的另一端连接电阻R84的一端，电阻R84的另一端连接模拟地；电阻R85的另一端为单端转差分电路8的信号输入端；

运算放大器U83的8号引脚同时连接电阻R86的一端，电容C84的一端和电阻R87 的一端，电阻R87的另一端同时连接电容C84的另一端、电容C86的一端和运算放大器U83的5号引脚；电阻R86的另一端与电容C83的另一端同时连接数字地，电容C86的另一端和电容C87的另一端为单端转差分电路8信号输出端；

高速A/D转换器9包括电阻R91、电阻R92、电阻R93、电阻R94、电阻R95、电阻 R96、电阻R97、电阻R98、电阻R99、电阻R910、电阻R911、电容C91、电容C92、电容C93、电容C94、电容C95、电容C96、电容C97、电容C98、排阻RP91、排阻RP92、排阻RP93、模数转换器U91和差分时钟转换器N91；

模数转换器U91采用型号为AD9433的芯片实现，差分时钟转换器N91采用型号为MC100EL16D实现；

模数转换器U91的41号引脚连接电阻R91的一端，模数转换器U91的42号引脚连接电阻R92的一端，模数转换器U91的45号引脚同时连接模数转换器U91的46号引脚、电容C91的一端和电容C92的一端，电容C91的另一端和电容C92的另一端均连接模拟地；电阻R91的另一端与电阻R92的另一端同时连接+5V电源；

模数转换器U91的49号引脚同时连接电阻R96的一端和电阻R93的一端，模数转换器U91的50号引脚同时连接电阻R94的一端和电阻R95的一端；电阻R95的另一端和电阻R96的另一端同时连接模拟地；电阻R94的另一端和电阻R93的另一端与单端转差分电路8连接；

模数转换器U91的7号引脚连接电容C97的一端，电容C97的另一端同时连接电阻R911的一端和差分时钟转换器N91的6号引脚；

模数转换器U91的8号引脚连接电容C98的一端，电容C98的另一端同时连接电阻R910的一端和差分时钟转换器N91的7号引脚；电阻R911的另一端与电阻R910的另一端同时连接模拟地；

差分时钟转换器N91的5号引脚同时连接电容C96的一端和模拟地；电容C96的另一端同时连接差分时钟转换器N91的4号引脚、电阻R99的一端和电阻R98的一端；电阻R99的另一端连接差分时钟转化器N91的3号引脚，电阻R98的另一端同时连接差分时钟转换器N91的2号引脚和电容C95的一端，电容C95的另一端连接电阻R97的一端，电阻R97的另一端连接数字地；差分时钟转换器N91的8号引脚同时连接电容C93的一端、电容C94的一端和+5V电源，电容C93的另一端和电容C94的另一端同时连接模拟地；

模数转换器U91的15号引脚、16号引脚、17号引脚和18号引脚通过排阻RP93依次连接FPGA主控电路6的主控制器U61的54号引脚、53号引脚、52号引脚和51号引脚；

模数转换器U91的19号引脚、20号引脚、25号引脚和26号引脚通过排阻RP92依次连接FPGA主控电路6的主控制器U61的50号引脚、49号引脚、46号引脚和44号引脚。

模数转换器U91的27号引脚、28号引脚、29号引脚和30号引脚通过排阻RP91依次连接FPGA主控电路6的主控制器U61的43号引脚、42号引脚、39号引脚和38号引脚。

SRAM存储电路4采用型号为IS61LPS102418A的芯片实现。

本实施方式所述的基于高速数据采集的时频分析装置以FPGA作为主控制器，全部控制逻辑为硬件完成，速度快，效率高，成本低，提高采集装置的集成度.使用支持TCP/IP协议网络接口芯片，可以将多台采集装置动态组网，实现自动化远程控制采集装置，同时提高了采集装置的兼容性。采用外触发、内触发及强制触发相结合的方式，为采集装置提供稳定触发相位点，保证采集装置的稳定性，方便对采集装置的动态调试。利用FPGA 锁相环倍频输出不同采样时钟。针对不同的应用场合选择不同采样率，实现最高可达 125Msps的采样率，缩短了数据采集时间。增加高速SRAM存储器，在FPGA的控制下完成采样数据的存储与读取，实现对采集数据无丢失高速存储。

本实用新型的工作过程如下：

待采集的外部信号通过外部端子接入到模拟信号预处理电路将待测信号分为两路，一路作为内触发信号，另一路经过单端转差分电路，然后差分信号经过12位的高速A/D转换器由模拟信号转换为数字信号，数字信号被送入到FPGA中，上位机通过网络接口发送采集命令给FPGA，在FPGA的控制下，将A/D转换器采集的数据存储到外部高速 SRAM中。当数据采集完成时，FPGA将存储在SRAM中的数据发送给微处理器，微处理器通过网络接口发送到上位机并将采集的数据利用MATLAB软件进行分析处理。待测信号首先经过模拟信号预处理电路，将待测信号分为两路，一路作为触发电路输入信号，为采集装置提供稳定触发相位点，保证采集装置的稳定性，另一路接入单端转差分电路，然后将差分模拟信号接入AD9433，将模拟信号转换为数字信号，最后采用并行输出的方式将转换的数字信号送入到FPGA主控电路。

本实用新型使用的是12位的模数转换芯片AD9433，最高采样率可达125Msps。它具有模拟输入带宽高、杰出的动态性能、片内含有基准电压源和采样保持电路、并行输出方式等优点。图12所示，差分信号由AIN和管脚输入，采用差分输入的方式对模拟输入信号的偶次谐波和共模噪声具有较高的抑制作用，ENCODE和为差分编码时钟信号输入管脚，D11—D0为12位并行输出管脚，其引脚输出支持3.3V和2.5V逻辑接口，实现与FPGA管脚电平的完美匹配，有利于充分发挥其出色的性能。

在本实用新型的设计中，利用FPGA内部的逻辑单元和逻辑阵列模块搭建复杂的时钟产生和控制逻辑电路，完成高速数据采集、无丢失高速存储等一系列复杂的工作。

图7为基于高速数据采集的时频分析装置时钟产生电路，外部10MHz的晶振在FPGA内部数字锁相环倍频电路产生A/D采样时钟、SRAM地址线时钟、SRAM数据写时钟和 SRAM数据读取时钟，然后经过由不同计数器和比较器组成的时钟电路完成数据采集、数据读写等任务。

如图8为FPGA芯片内部控制逻辑电路框图，控制单元是整个采集装置的核心部分。主要完成以下任务：对上位机通过网络接口发送命令及触发信号进行判断；选择不同的采样率及数据存储深度，将数据存储到外部SRAM中；读取SRAM中的数据并传送给微控制器。本实用新型采用AD9433模数转换器，在严格的时序下，采用并行输出方式，通过寻找地址总线的方式将采集数据存储到外部高速SRAM中。通过命令选择器对上位机发送命令进行对比判断，若上位机发送的命令是“数据采集”且同时产生了触发信号，则开始向 SRAM存储数据，当数据存储结束时，数据采集任务完成。

为了实现多数据点和高可靠性数据存储。本实用新型采用ISSI公司生产的高速SRAM IS61LPS102418A数据存储芯片,其存储容量为1024K×16位，具有高性能、低功耗和高可靠性等优点。

由于SRAM存储电路4采用型号为IS61LPS102418A的芯片实现。选用的是1024K×16位的SRAM存储器，所以使用20位的地址总线，16位数据总线。如图11，通过地址总线寻址的方式读写数据。每写入或读取一组16位数据，计数器就加1，使得地址总线指向下一个存储空间。通过比较计数器值来判断存储状况，当计数器达到设定值时，数据存储任务完成，地址总线计数器就会被置零，然后FPGA读取数据并发送给微处理器。

为了提高采集系统的数据传输可靠性，降低远程控制采集系统的难度，本实用新型使用支持网络协议的DM9000C接口芯片。如图2和3中，本实用新型采用运行效率高、可靠性高的TCP/IP协议通过以太网接口与上位机通信。

本实用新型的有益效果：

(1)采用12位高速A/D，最高采样率可达125Msps，既提高了数据采集精度，也缩短了数据采集时间。

(2)现场可编程逻辑器件(FPGA)的并行性、实时性以及时序控制的精确性，使得它在高速数据采集有着不可比拟的优势。

(3)使用网络通信的方式，不仅提高了数据传输速度，而且可以进行动态组网，远程控制多台采集装置。

(4)针对不同的应用场合，可选择不同的采样率和数据存储深度。

(5)采用高速SRAM作为外部存储器，实现高速度、低功耗、大容量存储系统。

Claims (9)

1.一种基于高速数据采集的时频分析装置，其特征在于，包括网络接口电路(2)、微处理器(3)、SRAM存储电路(4)、触发电路(5)、FPGA主控电路(6)、模拟信号预处理电路(7)、单端转差分电路(8)和高速A/D转换器(9)；

采集的模拟信号输入至模拟信号预处理电路(7)，模拟信号预处理电路(7)将输入的模拟信号分为两路信号，模拟信号预处理电路(7)的一路信号输出端连接触发电路(5)的内触发信号输入端，触发电路(5)的外部触发信号输入端用于输入外部触发信号，触发电路(5)的触发信号输出端连接FPGA主控电路(6)的触发信号输入端；

模拟信号预处理电路(7)的另一路信号输出端连接单端转差分电路(8)的信号输入端，单端转差分电路(8)的差分信号输出端连接高速A/D转换器(9)的模拟信号输入端，高速A/D转换器(9)的数字信号输出端连接FPGA主控电路(6)的采集数据信号输入端；

FPGA主控电路(6)将采集的数据存储至SRAM存储电路(4)；

FPGA主控电路(6)与微处理器(3)进行数据传输，上位机(1)和微处理器(3)通过网络接口电路(2)进行数据传输，进而实现FPGA主控电路(6)将采集的数据发送至上位机(1)。

2.根据权利要求1所述一种基于高速数据采集的时频分析装置，其特征在于，网络接口电路(2)采用网口控制芯片HR911105A和网口芯片DM9000C实现；芯片DM9000C与微处理器(3)进行通信，芯片DM9000C通过芯片HR911105A与上位机(1)通信。

3.根据权利要求1所述一种基于高速数据采集的时频分析装置，其特征在于，微处理器(3)采用型号为STM32F103ZET6的芯片实现。

4.根据权利要求1、2或3所述一种基于高速数据采集的时频分析装置，其特征在于，FPGA主控电路(6)采用型号为EP3C5E144C8N的芯片实现。

5.根据权利要求1、2或3所述一种基于高速数据采集的时频分析装置，其特征在于，触发电路(5)包括外部触发信号接口J1、电阻R51、电阻R52、电阻R53、电阻R54、电阻R55、电阻R56、电阻R57、电阻R58、电阻R59、电阻R510、电阻R511、电阻R512、电阻R513、电阻R514、电阻R515、电阻R516、电阻R517、电阻R518、电阻R519、电容C51、电容C52、电容C53、电容C54、增益放大器U51、反馈放大器U52、运算放大器U54、运算放大器U55和比较器U53；

增益放大器U51采用型号为OPA659的芯片实现，反馈放大器U52采用型号为AD8065的芯片实现，比较器U53采用型号为LTC1715的芯片实现，运算放大器U54和运算放大器U55均采用型号为TL082实现；

外部触发信号接口J1同时连接电阻R51的一端和电阻R52的一端，电阻R51的另一端连接模拟地；电阻R52的另一端连接增益放大器U51的3号引脚，增益放大器U51的4号引脚同时与增益放大器U51的1号引脚、电阻R53的一端和电阻R55的一端连接，电阻R53的另一端连接模拟地，增益放大器U51的2号引脚连接-5V电源，增益放大器U51的5号引脚连接+5V电源，电阻R55的另一端同时连接电阻R57的一端和比较器U53的2号引脚，电阻R57的另一端连接模拟地；

比较器U53的3号引脚同时连接电阻R56的一端和电阻R58的一端，电阻R58的另一端连接模拟地；电阻R56的另一端同时连接反馈放大器U71的1号引脚、4号引脚、电容C52的一端和电容C51的一端，电容C51的另一端同时与电容C52的另一端、电阻R54的一端和反馈放大器U71的3号引脚连接；

比较器U53的4号引脚同时连接电阻R513的一端和电阻R514的一端；电阻R514的另一端连接模拟地；电阻R513的另一端同时连接比较器U53的7号引脚和电阻R510的一端，电阻R510的另一端连接电阻R512的一端，电阻R512的另一端连接模拟地；

比较器U53的1号引脚同时连接电阻R515的一端和电阻R516的一端；电阻R516的另一端同时连接运算放大器U54的7号引脚和6号引脚，电阻R515的另一端同时连接比较器U53的8号引脚和电阻R59的一端，电阻R59的另一端连接电阻R511的一端，电阻R511的另一端连接模拟地；运算放大器U54的5号引脚同时连接电阻R517的一端、电容C53的一端和电阻R518的一端；电阻R517的另一端与电容C53的另一端同时连接模拟地；电阻R518的另一端同时连接运算放大器U55的1号引脚和2号引脚；运算放大器U55的8号引脚连接+5V电源，运算放大器U55的4号引脚连接-5V电源，运算放大器U55的3号引脚同时连接电容C54的一端、电阻R519的一端和二极管D1的负极，二极管D1的正极连接模拟地；电阻R519的另一端连接+5V电源。

6.根据权利要求1、2或3所述的一种基于高速数据采集的时频分析装置，其特征在于，模拟信号预处理电路(7)包括电阻R71、电阻R72、电阻R73、内部触发信号接口J0和反馈放大器U71；

反馈放大器U71采用型号为AD8065的芯片实现，反馈放大器U71的5号引脚连接+5V电源，反馈放大器U71的2号引脚连接—5V电源，反馈放大器U71的3号引脚连接电阻R73的一端，电阻R73的另一端同时连接电阻R72的一端、电阻R73的一端和内部触发信号接口J0，电阻R72的另一端和电阻R73的另一端均连接模拟地；反馈放大器U71的1号引脚连接反馈放大器U71的4号引脚，反馈放大器U71的1号引脚模拟信号预处理电路(7)的信号输出端。

7.根据权利要求1、2或3所述一种基于高速数据采集的时频分析装置，其特征在于，单端转差分电路(8)包括电阻R81、电阻R82、电阻R83、电阻R84、电阻R85、电阻R86、电阻R87、电阻R88、电容C81、电容C82、电容C83、电容C84、电容C85、电容C86、运算放大器U81、运算放大器U82、运算放大器U83和二极管D81；

运算放大器U83采用AD8138实现，运算放大器U81和运算放大器U82均采用TL082实现；

电阻R81的一端连接+5V电源，电阻R81的另一端同时连接二极管D81的负极、电容C81的一端和运算放大器U81的3号引脚，电容C81的另一端连接模拟地，运算放大器U81的2号引脚同时连接电阻R82的一端和电阻R83的一端，电阻R82的另一端连接模拟地，电阻R83的另一端同时连接运算放大器U81的1号引脚和运算放大器U82的5号引脚，二极管D81的正极连接模拟地；

运算放大器U81的4号引脚连接-5V电源，运算放大器U81的8号引脚连接+5V电源，运算放大器U82的6号引脚同时连接电容C82的一端、运算放大器U82的7号引脚、运算放大器U83的2号引脚和电容C83的一端，

运算放大器U83的1号引脚同时连接电阻R85的一端、电容C85的一端和电阻R88的一端；电阻R88的另一端同时连接电容C85的另一端、电容C87的一端和运算放大器U83的4号引脚；电阻R85的另一端连接电阻R84的一端，电阻R84的另一端连接模拟地；电阻R85的另一端为单端转差分电路(8)的信号输入端；

运算放大器U83的8号引脚同时连接电阻R86的一端，电容C84的一端和电阻R87的一端，电阻R87的另一端同时连接电容C84的另一端、电容C86的一端和运算放大器U83的5号引脚；电阻R86的另一端与电容C83的另一端同时连接数字地，电容C86的另一端和电容C87的另一端为单端转差分电路(8)信号输出端。

8.根据权利要求1、2或3所述一种基于高速数据采集的时频分析装置，其特征在于，高速A/D转换器(9)采用型号为AD9433的芯片实现。

9.根据权利要求1所述一种基于高速数据采集的时频分析装置，其特征在于，SRAM存储电路(4)采用型号为IS61LPS102418A的芯片实现。