CN208156091U - 驱动脉冲检测电路 - Google Patents

Abstract

一种驱动脉冲检测电路，检测电路包括第一比较模块、第二比较模块、第一逻辑模块、第二逻辑模块、模拟开关芯片以及主控芯片，第一比较模块的反相输入端连接第一基准电压、正相输入端连接第一驱动脉冲，且第一比较模块的输出端连接第一逻辑模块的第一输入端，第一逻辑模块的第二输入端连接第一驱动控制脉冲、输出端经由模拟开关芯片连接到主控芯片，并向主控芯片输出第一延时检测信号；第二比较模块的反相输入端连接第二基准电压、正相输入端连接第一驱动脉冲，且第二比较模块的输出端连接第二逻辑模块的第一输入端，第二逻辑模块的第二输入端连接第一驱动控制脉冲、输出端经由模拟开关芯片连接到主控芯片，并向主控芯片输出第二延时检测信号。

Description

驱动脉冲检测电路

技术领域

本实用新型涉及电子设备领域，尤其涉及一种驱动脉冲检测电路。

背景技术

IGBT驱动波形测试一般涉及开通延时、关断延时、驱动死区等测试内容，现有的技术方案一般只能检测其中一种或两种，检测功能不全面。针对现有的IGBT驱动、IPM驱动、功率MOS驱动PCBA板等驱动装置的检测电路，检测功能不全等问题，有必要通过通用的元器件进行检测功能集成化设计，从而丰富产品的检测功能，提高产品的可靠性，克服上述面临的功能单一等问题。

实用新型内容

本实用新型的目的在于针对上述驱动脉冲检测电路存在的问题，提出一种多功能集成、高可靠性的驱动脉冲检测电路。

本实用新型所提出的技术方案如下：

本实用新型提出了一种驱动脉冲检测电路，所述检测电路包括第一比较模块、第二比较模块、第一逻辑模块、第二逻辑模块、模拟开关芯片以及主控芯片，其中：所述第一比较模块的反相输入端连接第一基准电压、正相输入端连接第一驱动脉冲，且所述第一比较模块的输出端连接所述第一逻辑模块的第一输入端，所述第一逻辑模块的第二输入端连接第一驱动控制脉冲、输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第一延时检测信号；所述第二比较模块的反相输入端连接第二基准电压、正相输入端连接第一驱动脉冲，且所述第二比较模块的输出端连接所述第二逻辑模块的第一输入端，所述第二逻辑模块的第二输入端连接第一驱动控制脉冲、输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第二延时检测信号。

本实用新型的驱动脉冲检测电路中，所述第一基准电压小于第二基准电压，所述第一延时检测信号为第一驱动脉冲的关断延时，所述第二延时检测信号为第一驱动脉冲的开通延时。

本实用新型的驱动脉冲检测电路中，所述检测电路包括第三逻辑模块，所述第三逻辑模块的输入端连接所述第二比较器的输出端，且该第三逻辑模块的输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第一脉宽检测信号。

本实用新型的驱动脉冲检测电路中，所述检测电路包括第三比较模块、第四比较模块、第四逻辑模块、第五逻辑模块，其中：所述第三比较模块的反相输入端连接第一基准电压、正相输入端连接第二驱动脉冲，且所述第三比较模块的输出端连接所述第四逻辑模块的第一输入端，所述第四逻辑模块的第二输入端连接第二驱动控制脉冲、输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第三延时检测信号；所述第四比较模块的反相输入端连接第二基准电压、正相输入端连接待检测的第二驱动脉冲，且所述第四比较模块的输出端连接所述第五逻辑模块的第一输入端，所述第五逻辑模块的第二输入端连接第二驱动控制脉冲、输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第四延时检测信号。

本实用新型的驱动脉冲检测电路中，所述第三延时检测信号为第二驱动脉冲的关断延时，所述第四延时检测信号为第二驱动脉冲的开通延时。

本实用新型的驱动脉冲检测电路中，所述检测电路包括第六逻辑模块，所述第六逻辑模块的输入端连接所述第四比较器的输出端，且该第六逻辑模块的输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第二脉宽检测信号。

本实用新型上述的驱动脉冲检测电路中，所述检测电路包括第七逻辑模块及第八逻辑模块，其中：所述第二比较模块的反相输入端连接第一预设驱动脉冲，所述第三比较模块的正相输入端连接第二预设驱动脉冲，所述第二比较模块的输出端连接所述第七逻辑模块的第一输入端，所述第三比较模块的输出端连接所述第七逻辑模块的第二输入端，且该第七逻辑模块的输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第一死区检测信号；所述第一比较模块的正相输入端连接第三预设驱动脉冲，所述第四比较模块的反相输入端输出所述第四预设驱动脉冲，所述第一比较模块的输出端连接所述第八逻辑模块的第一输入端，所述第四比较模块的输出端连接所述第八逻辑模块的第二输入端，且该第八逻辑模块的输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第二死区检测信号。

本实用新型的驱动脉冲检测电路中，所述第一预设驱动脉冲与第二预设驱动脉冲的频率相等、占空比相等、死区时间相等；所述第三预设驱动脉冲与第四预设驱动脉冲的频率相等、占空比相等、死区时间相等。

本实用新型的驱动脉冲检测电路中，所述第一基准电压为0.83V，所述第二基准电压为1.6V，所述死区时间为3us。

本实用新型的驱动脉冲检测电路采用比较器、逻辑器等简单通用的电气元件，提取并判断脉冲信号，结合模拟开关芯片及主控芯片，实现批量检测IGBT驱动、IPM驱动、功率MOS驱动PCBA板的开通延时、关断延时、驱动死区等故障。本实用新型提供的驱动脉冲检测电路功能全面、稳定可靠，满足对驱动产品的测试需求。

附图说明

下面将结合附图及实施例对本实用新型作进一步说明，附图中：

图1示出了驱动脉冲检测电路一实施例的功能模块的示意图；

图2示出了驱动脉冲检测电路一实施例的电路图。

具体实施方式

为了使本实用新型的技术目的、技术方案以及技术效果更为清楚，以便本领域技术人员理解和实施本实用新型，下面将结合附图及具体实施例对本实用新型做进一步详细的说明。

如图1所示，是本实用新型驱动脉冲检测电路实施例的功能模块示意图。所述检测电路包括第一比较模块、第二比较模块、第一逻辑模块、第二逻辑模块、模拟开关芯片以及主控芯片，其中：所述第一比较模块的反相输入端连接第一基准电压、正相输入端连接第一驱动脉冲，且所述第一比较模块的输出端连接所述第一逻辑模块的第一输入端，所述第一逻辑模块的第二输入端连接第一驱动控制脉冲、输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第一延时检测信号；所述第二比较模块的反相输入端连接第二基准电压、正相输入端连接第一驱动脉冲，且所述第二比较模块的输出端连接所述第二逻辑模块的第一输入端，所述第二逻辑模块的第二输入端连接第一驱动控制脉冲、输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第二延时检测信号。其中，所述第一基准电压小于第二基准电压，所述第一延时检测信号为第一驱动脉冲的关断延时，所述第二延时检测信号为第一驱动脉冲的开通延时。

在一实施例中，所述检测电路还包括第三逻辑模块，所述第三逻辑模块的输入端连接所述第二比较器的输出端，且该第三逻辑模块的输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第一脉宽检测信号。

在一实施例中，所述检测电路还包括第三比较模块、第四比较模块、第四逻辑模块、第五逻辑模块，其中：所述第三比较模块的反相输入端连接第一基准电压、正相输入端连接第二驱动脉冲，且所述第三比较模块的输出端连接所述第四逻辑模块的第一输入端，所述第四逻辑模块的第二输入端连接第二驱动控制脉冲、输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第三延时检测信号；所述第四比较模块的反相输入端连接第二基准电压、正相输入端连接待检测的第二驱动脉冲，且所述第四比较模块的输出端连接所述第五逻辑模块的第一输入端，所述第五逻辑模块的第二输入端连接第二驱动控制脉冲、输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第四延时检测信号。其中，所述第三延时检测信号为第二驱动脉冲的关断延时，所述第四延时检测信号为第二驱动脉冲的开通延时。

在一实施例中，所述检测电路还包括第六逻辑模块，所述第六逻辑模块的输入端连接所述第四比较器的输出端，且该第六逻辑模块的输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第二脉宽检测信号。

在一实施例中，所述检测电路包括第七逻辑模块及第八逻辑模块，其中：所述第二比较模块的反相输入端连接第一预设驱动脉冲，所述第三比较模块的正相输入端连接第二预设驱动脉冲，所述第二比较模块的输出端连接所述第七逻辑模块的第一输入端，所述第三比较模块的输出端连接所述第七逻辑模块的第二输入端，且该第七逻辑模块的输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第一死区检测信号；所述第一比较模块的正相输入端连接第三预设驱动脉冲，所述第四比较模块的反相输入端输出所述第四预设驱动脉冲，所述第一比较模块的输出端连接所述第八逻辑模块的第一输入端，所述第四比较模块的输出端连接所述第八逻辑模块的第二输入端，且该第八逻辑模块的输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第二死区检测信号。其中，所述第一预设驱动脉冲与第二预设驱动脉冲的频率相等、占空比相等、死区时间相等；所述第三预设驱动脉冲与第四预设驱动脉冲的频率相等、占空比相等、死区时间相等。

如图2所示，为本实用新型一实施例驱动脉冲检测电路实施例的电路图，包括第一比较模块电路、第二比较模块电路、第三比较模块电路、第四比较模块电路、第一逻辑模块电路、第二逻辑模块电路、第三逻辑模块电路、第四逻辑模块电路、第五逻辑模块电路、第六逻辑模块电路、第七逻辑模块电路、第八逻辑模块电路、模拟开关芯片电路。

测试上桥驱动脉冲时，主控芯片输出一个频率为1KHz、50％占空比的脉冲信号，一路经外部驱动电路延时输出第一驱动脉冲U_QU，另一路直接输入第一逻辑模块和第二逻辑模块的第一驱动控制脉冲MCU_U+作为原始信号比较。

上桥驱动脉冲关断延时测试过程如下：所述第一比较模块包括第一电阻R42、第一电阻R47及第一比较器U28A，所述第一逻辑模块包括第一逻辑器U29A。第一比较器U28A的反相输入端连接第一基准电压，其中，第一基准电压为0.83V，第一比较器U28A的正相输入端连接第一驱动脉冲U_QU并判断与第一基准电压的大小，当U_QU＜0.83V时，第一比较器U28A输出高电平信号U2。所述第一比较器U28A的输出端向所述第一逻辑器U29A的第一输入端输出信号U2，所述第一逻辑器U29A的第二输入端接收第一驱动控制脉冲MCU_U+，所述第一逻辑器U29A经由所述模拟开关芯片向所述主控芯片输出第一延时检测信号U_{上桥关断延时}，所述主控芯片根据第一延时检测信号计数出被测第一驱动脉冲的关断延时t2。

上桥驱动脉冲开通延时测试过程如下：所述第二比较模块包括第三电阻R41、第四电阻R45及第二比较器U28B，所述第二逻辑模块包括第二逻辑器U29C。所述第二比较器U28B的正相输入端连接第二基准电压，其中第二基准电压为1.6V，所述第二比较器U28B的反相输入端连接第一驱动脉冲U_QU并判断与第二基准电压，当U_QU＞1.6V时第二比较器U28B输出低电平信号U1。所述第二比较器U28B的输出端向所述第二逻辑器U29C的第一输入端输出低电平信号U1，所述第二逻辑器U29C的第二输入端接收第一驱动控制脉冲MCU_U+，所述第二逻辑器U29C经由所述模拟开关芯片向所述主控芯片输出第二延时检测信号U_{上桥开通延时}，所述主控芯片根据所述第二延时检测信号计数出第一驱动脉冲的开通延时t1。

上桥脉冲脉宽测试过程如下：所述第三逻辑模块的第三逻辑器U30C输入端连接第一驱动脉冲U_QU并经由所述模拟开关芯片向所述主控芯片输出第一脉宽检测信号U_上桥脉宽，所述主控芯片根据所述第一脉宽检测信号计算其脉宽t5，并与第一驱动脉冲U_QU的脉宽比较判断。

测试下桥驱动脉冲时，主控芯片输出一个频率为1KHz、50％占空比的脉冲信号，一路经外部驱动电路延时输出第二驱动脉冲D_QU，另一路直接输入第四逻辑模块和第五逻辑模块的第二驱动控制脉冲MCU_U-作为原始信号比较。

下桥驱动脉冲关断延时测试过程如下：所述第三比较模块包括第五电阻R50、第六电阻R55以及第三比较器U31A，所述第四逻辑模块包括第四逻辑器U32A。所述第三比较器U31A的反相输入端连接第一基准电压，所述第三比较器U31A的正相输入端连接第二驱动脉冲D_QU后与第一基准电压比较，当D_QU＜0.83V时，第三比较器U31A输出高电平信号U4。所述第三比较器U31A的输出端向所述第四逻辑器U32A的第一输入端输出高电平信号U4，所述第四逻辑器U32A的第二输入端接收第二驱动控制脉冲MCU_U-，所述第四逻辑器U32A经由所述模拟开关芯片向所述主控芯片输出第三延时检测信号U_{下桥关断延时}，所述主控芯片根据所述第三延时检测信号计数出第二驱动脉冲的关断延时t5。

下桥驱动脉冲开通延时测试过程如下：所述第四比较模块包括第七电阻R49、第八电阻R53以及第四比较器U31B，所述第五逻辑模块包括第五逻辑器U32C。所述第四比较器U31B的正相输入端连接第二基准电压，所述第四比较器U31B的反相输入端连接第二驱动脉冲D_QU后比较判断，当D_QU＞1.6V时，第四比较器U31B输出为低电平信号U3。所述第四比较器U31B的输出端向所述第五逻辑器U32C的第一输入端输出低电平信号U3，所述第五逻辑器U32C的第二输入端接收第二驱动控制脉冲MCU_U-，所述第五逻辑器U32C经由所述模拟开关芯片向所述主控芯片输出第四延时检测信号U_{下桥开通延时}，所述主控芯片根据所述第四延时检测信号计数出被测第二驱动脉冲的开通延时t4。

下桥脉冲脉宽测试过程如下：所述第六逻辑模块的第六逻辑器U33C输入端连接第二驱动脉冲D_QU并经由所述模拟开关芯片向所述主控芯片输出第二驱动检测信号U_下桥脉宽，所述主控芯片根据第二驱动检测信号计算其脉宽t6，并与第二驱动脉冲U_QU的脉宽比较判断。

在上述实施例中，所述第七逻辑模块包括第七逻辑器U29D、第八逻辑器U30A、第九逻辑器U30B及第十逻辑器U30D。测试驱动脉冲的左死区时，同时开通检测电路的第一比较模块、第二比较模块、第三比较模块、第四比较模块，主控芯片同时给定第一预设驱动脉冲与第二预设驱动脉冲信号，两个信号频率、占空比及死区时间相等，设定第一预设驱动脉冲与第二预设驱动脉冲的死区时间，即左死区时间t8均为3us。第二比较模块的反相输入端连接所述第一预设驱动脉冲、所述第三比较模块的正相输入端连接所述第二预设驱动脉冲；所述第二比较模块的输出端连接所述第七逻辑模块的第九逻辑器U30B第一输入端，所述第三比较模块的输出端连接所述第七逻辑模块的第七逻辑器U29D第一输入端，所述第七逻辑模块经由所述模拟开关芯片向所述主控芯片输出第一死区检测信号U_左死区，所述主控芯片根据所述模拟开关芯片的输出计数出第一死区检测信号U_左死区脉宽t10后与左死区时间t8比较判断。

在上述实施例中，所述第八逻辑模块包括第十一逻辑器U32D、第十二逻辑器U33A、第十三逻辑器U33B及第十四逻辑器U33D。测试驱动脉冲的右死区时，同时开通检测电路的第一比较模块、第二比较模块、第三比较模块、第四比较模块，主控芯片同时给定第三预设驱动脉冲与第四预设驱动脉冲信号，两个信号频率、占空比及死区时间相等，设定第一预设驱动脉冲与第二预设驱动脉冲的死区时间，即右死区时间t9均为3us。所述第一比较模块的正相输入端连接第三预设驱动脉冲、向所述第四比较模块的反相输入端输出所述第四预设驱动脉冲。所述第一比较模块的输出端连接所述第八逻辑模块的十一逻辑器U32D第一输入端，所述第四比较模块的输出端连接所述第八逻辑模块的第十三逻辑器U33B第一输入端，所述第八逻辑模块经由所述模拟开关芯片连接所述主控芯片并输出第二死区检测信号U_右死区，所述主控芯片根据第二死区检测信号U_右死区计算其脉宽t11后与右死区时间t9比较判断。

与现有的驱动装置测试技术方案相比，实施本实用新型的驱动脉冲检测电路，通过比较模块、逻辑模块、模拟开关芯片以及主控芯片，采用比较器、逻辑器等简单通用的电气元件，提取并判断脉冲信号，实现批量检测IGBT驱动、IPM驱动、功率MOS驱动PCBA板的开通延时、关断延时、驱动死区等故障。本实用新型提供的驱动脉冲检测电路功能全面、稳定可靠，满足对驱动产品的测试需求。

应当理解的是，以上所述实施例仅表达了本实用新型的实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种驱动脉冲检测电路，其特征在于，所述检测电路包括第一比较模块、第二比较模块、第一逻辑模块、第二逻辑模块、模拟开关芯片以及主控芯片，其中：所述第一比较模块的反相输入端连接第一基准电压、正相输入端连接第一驱动脉冲，且所述第一比较模块的输出端连接所述第一逻辑模块的第一输入端，所述第一逻辑模块的第二输入端连接第一驱动控制脉冲、输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第一延时检测信号；所述第二比较模块的反相输入端连接第二基准电压、正相输入端连第一驱动脉冲，且所述第二比较模块的输出端连接所述第二逻辑模块的第一输入端，所述第二逻辑模块的第二输入端连接第一驱动控制脉冲、输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第二延时检测信号。

2.根据权利要求1所述的驱动脉冲检测电路，其特征在于，所述第一基准电压小于第二基准电压，所述第一延时检测信号为第一驱动脉冲的关断延时，所述第二延时检测信号为第一驱动脉冲的开通延时。

3.根据权利要求2所述的驱动脉冲检测电路，其特征在于，所述检测电路包括第三逻辑模块，所述第三逻辑模块的输入端连接所述第二比较器的输出端，且该第三逻辑模块的输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第一脉宽检测信号。

4.根据权利要求2所述的驱动脉冲检测电路，所述检测电路包括第三比较模块、第四比较模块、第四逻辑模块、第五逻辑模块，其中：所述第三比较模块的反相输入端连接第一基准电压、正相输入端连接第二驱动脉冲，且所述第三比较模块的输出端连接所述第四逻辑模块的第一输入端，所述第四逻辑模块的第二输入端连接第二驱动控制脉冲、输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第三延时检测信号；所述第四比较模块的反相输入端连接第二基准电压、正相输入端连接待检测的第二驱动脉冲，且所述第四比较模块的输出端连接所述第五逻辑模块的第一输入端，所述第五逻辑模块的第二输入端连接第二驱动控制脉冲、输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第四延时检测信号。

5.根据权利要求4所述的驱动脉冲检测电路，其特征在于，所述第三延时检测信号为第二驱动脉冲的关断延时，所述第四延时检测信号为第二驱动脉冲的开通延时。

6.根据权利要求4所述的驱动脉冲检测电路，其特征在于，所述检测电路包括第六逻辑模块，所述第六逻辑模块的输入端连接所述第四比较器的输出端，且该第六逻辑模块的输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第二脉宽检测信号。

7.根据权利要求4所述的驱动脉冲检测电路，其特征在于，所述检测电路包括第七逻辑模块及第八逻辑模块，其中：所述第二比较模块的反相输入端连接第一预设驱动脉冲，所述第三比较模块的正相输入端连接第二预设驱动脉冲，所述第二比较模块的输出端连接所述第七逻辑模块的第一输入端，所述第三比较模块的输出端连接所述第七逻辑模块的第二输入端，且该第七逻辑模块的输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第一死区检测信号；所述第一比较模块的正相输入端连接第三预设驱动脉冲，所述第四比较模块的反相输入端输出第四预设驱动脉冲，所述第一比较模块的输出端连接所述第八逻辑模块的第一输入端，所述第四比较模块的输出端连接所述第八逻辑模块的第二输入端，且该第八逻辑模块的输出端经由所述模拟开关芯片连接到所述主控芯片，并向所述主控芯片输出第二死区检测信号。

8.根据权利要求7所述的驱动脉冲检测电路，其特征在于，所述第一预设驱动脉冲与第二预设驱动脉冲的频率相等、占空比相等、死区时间相等；所述第三预设驱动脉冲与第四预设驱动脉冲的频率相等、占空比相等、死区时间相等。

9.根据权利要求8所述的驱动脉冲检测电路，其特征在于，所述第一基准电压为0.83V，所述第二基准电压为1.6V，所述死区时间为3us。