CN208128229U - 射频传输芯片 - Google Patents

Abstract

本申请涉及电子通信领域，特备涉及一种射频传输芯片。所述射频传输芯片包括：发射模块、整流模块、变频模块、控制模块、存储模块、资料编码模块和解调模块。所述发射模块、所述整流模块、所述控制模块、所述存储模块依次电连接。所述解调模块与所述变频模块并联，均电连接在所述发射模块和所述控制模块之间。所述资料编码模块分别与所述发射模块、所述控制模块和所述存储模块电连接。本申请提供的所述射频传输芯片不改变工作速率，且不特别多占芯片电路。所述射频传输芯片可以提供一种方便识别的、不同于一般射频输出的、非对称的编码方式。所述射频传输芯片还具有唤醒码机制，不主动送出内码，提高保密性。

Description

射频传输芯片

技术领域

本申请涉及电子通信领域，特别是涉及一种射频传输芯片。

背景技术

传统的射频传输芯片采用逻辑加密的方法进行加密。传统的逻辑加密芯片自身的防护能力很弱，大多数的解密公司能够轻松的破解。智能卡芯片平台虽然安全性和稳定性较高，但是成本也很高，并且需要将加密数据放入安全芯片中运行。但是这种方法对要保护的数据进行验证时，需要在程序和数据存储模块中放入程序明文，会造成巨大的安全隐患。

实用新型内容

基于此，有必要针对传统的逻辑加密芯片自身的防护能力弱，智能卡芯片的安全隐患高的问题，提供一种射频传输芯片。

一种射频传输芯片，包括：

发射模块；

整流模块，所述整流模块的输入端与所述发射模块的输出端电连接；

控制模块，所述控制模块的输入端与所述整流模块的输出端电连接；

变频模块，所述变频模块的输入端与所述发射模块的输出端电连接，所述变频模块的输出端与所述控制模块的输入端电连接；

存储模块，所述存储模块的输入端与所述控制模块的输出端电连接，所述控制模块和所述存储模块之间实现双向数据传输；

资料编码模块，所述资料编码模块分别与所述发射模块、所述控制模块和所述存储模块电连接；以及

解调模块，所述解调模块的输入端与所述发射模块的输出端电连接，所述解调模块的输出端与所述控制模块的输入端电连接。

在一个实施例中，所述解调模块包括：包络检波电路和电压位准比较放大电路；

所述包络检波电路和所述电压位准比较放大电路串联连接；

所述检波电路的输入端为所述解调模块的输入端；

所述电压位准比较放大电路的输出端为所述解调模块的输出端。

在一个实施例中，所述包络检波电路包括：

二极管，串联于所述解调模块的输入端和所述解调模块的输出端之间；

第一电阻，所述第一电阻的输入端与所述二极管的输出端电连接，所述第一电阻的输出端接地；以及

第二电容，所述第二电容的输入端与所述二极管的输出端电连接，所述第二电容的输出端接地。

在一个实施例中，所述电压位准比较放大电路包括：

运算放大器，所述运算放大器包括第一输入端、第二输入端和输出端，所述运算放大器的第一输入端与所述包络检波电路的输出端电连接，所述运算放大器的输出端为所述解调模块的输出端；

第二电阻，所述第二电阻的输入端电连接高电平，所述第二电阻的输出端与所述运算放大器的第二输入端电连接；以及

第三电阻，所述第三电阻的输入端与所述运算放大器的第二输入端电连接，所述第三电阻的输出端接地。

在一个实施例中，所述资料编码模块包括：数据选择器；

所述数据选择器包括第一时钟输入端、第二时钟输入端、数据输入端和数据输出端；

通过所述第一时钟输入端和所述第二时钟输入端输入不同的时钟信号，实现对原始数据的编码，将编码后的数据经过所述数据输出端完成数据的传输。

在一个实施例中，所述存储模块包括：熔断单元，所述熔断单元具有熔断状态和非熔断状态；

当所述熔断单元处于熔断状态，所述熔断单元触发所述资料编码模块向所述发射模块传输表示“0”的码元；

当所述熔断单元处于非熔断状态，所述熔断单元触发所述资料编码模块向所述发射模块传输表示“1”的码元。

在一个实施例中，所述熔断单元包括：第四电阻，所述第四电阻的输入端电连接高电平；

熔丝，所述熔丝的输入端与所述第四电阻的输出端电连接，所述熔丝的输出端接地；以及

逻辑非门，所述逻辑非门的输入端与所述第四电阻的输出端电连接，所述逻辑非门的输出端作为所述熔断单元的输出端。

在一个实施例中，所述射频传输芯片中存储的数据结构包括：

9位起始码；

40位数据码；

5位横行奇同位校验码，每4位所述数据码组成一行，每个奇数行包括一位所述横行奇同位校验码；

5位横行偶同位校验码，每个偶数行包括一位所述横行偶同位校验码；

2位纵列奇同位校验码，每10位所述数据码组成一列，每个奇数列包括一位所述纵列奇同位校验码；

2位纵列偶同位校验码，每个偶数列包括一位所述纵列偶同位校验码；

1位结束码。

在一个实施例中，所述射频传输芯片输出的波形为非对称波形，所述非对称波形中代表“0”的码元和代表“1”的码元是非对称的。

在一个实施例中，所述射频传输芯片输出的波形中，每一个码元调制为周期相等的4个电平，代表“0”的码元在周期相等的4个电平中间具有一次跳变，代表“1”的码元在周期相等的4个电平中具有三次跳变。

在一个实施例中，所述一次跳变为从高到低的跳变。

在一个实施例中，所述三次跳变中的第一次跳变为从低到高的跳变。

本实用新型提供的一种射频传输芯片。所述射频传输芯片包括：发射模块、整流模块、变频模块、控制模块、存储模块、资料编码模块和解调模块。所述发射模块、所述整流模块、所述控制模块、所述存储模块依次电连接。所述解调模块与所述变频模块并联，均电连接在所述发射模块和所述控制模块之间。所述资料编码模块分别与所述发射模块、所述控制模块和所述存储模块电连接。本申请提供的所述射频传输芯片不改变工作速率，且不特别多占芯片电路。所述射频传输芯片可以提供一种方便识别的、不同于一般射频输出的、非对称的编码方式。所述射频传输芯片解决了芯片自身的防护能力弱，芯片的安全隐患高的技术问题。所述射频传输芯片还具有唤醒码机制，不主动送出内码，进一步提高了所述射频传输芯片的保密性。

附图说明

图1为一个实施例中，所述射频传输芯片电路结构框图；

图2为一个实施例中，所述解调模块的电路图；

图3为一个实施例中，所述数据选择器的结构示意图；

图4为一个实施例中，所述熔断单元的电路原理图；

图5为一个实施例中，所述熔断单元的电路原理图；

图6为一个实施例中，所述熔断单元的结构图；

图7为一个实施例中，所述射频传输芯片的数据结构图；

图8为一个实施例中，所述射频传输芯片的数据结构图。

附图标号说明：

射频传输芯片 10

发射模块 100

整流模块 200

变频模块 300

控制模块 400

存储模块 500

熔断单元 510

第四电阻 511

熔丝 512

逻辑非门 513

第一层导线 514

第二层导线 515

资料编码模块 600

数据选择器 610

解调模块 700

包络检波电路 710

二极管 711

第一电阻 712

第二电容 713

电压位准比较放大电路 720

运算放大器 721

第二电阻 722

第三电阻 723

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例对本申请的射频传输芯片进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。

请参阅图1，提供一种射频传输芯片10。所述射频传输芯片10包括：发射模块100、整流模块200、变频模块300、控制模块400、存储模块500、资料编码模块600和解调模块700。

所述发射模块100，用于将经过所述射频传输芯片10编码后的数据发射出去。在一个实施例中，可以在所述发射模块100的输入端连接外部LC并联谐振电路。所述外部LC并联谐振电路用于产生射频磁场。所述外部LC并联谐振电路可以包括线圈和电容，在线圈COIL1和COIL2的两端会产生交流电压。所述射频传输芯片10的能量与频率都可以来自与所述外部LC并联谐振电路。

具体的，所述发射模块100可以为一场效应晶体管。所述发射模块100可以采用开关键控调变(OOK)的方式发射数据。所述发射模块100的一个输入端为所述资料编码模块600的输出端，将经过特殊编码的数据存储并发射出去。

所述整流模块200的输入端与所述发射模块100的输出端电连接。所述整流模块200用于所述射频传输芯片10的全波整流。所述整流模块200可以包括电压限制电路和整流电路。电压限制电路负责将感应电压限制在所述射频传输芯片10可正常工作的范围内。所述射频传输芯片10的正常工作电压可以为2V～5V。电压限制电路，避免所述射频传输芯片10因为过大的外部感应电压而烧毁。可以理解，感应电压最高可达10V，在设计所述射频传输芯片10时不可不考虑。整流电路负责将感应到的交流电压转换为直流电压，得到可让所述射频传输芯片10工作的直流电压。

所述控制模块400的输入端与所述整流模块200的输出端电连接。所述控制模块400负责所述射频传输芯片10的总控工作。所述控制模块400可以实现唤醒码的比对。具体来说，所述控制模块400可以比对所述射频传输芯片10中传送的传输的唤醒码与预存储的唤醒码是否相同。所述控制模块400可以控制唤醒时机。具体的，当唤醒码比对成功时才能进入唤醒阶段。如果唤醒码比对不成功则不会进入唤醒阶段。

所述变频模块300的输入端与所述发射模块100的输出端电连接。所述变频模块300的输出端与所述控制模块400的输入端电连接。所述变频模块300用于产生所述射频传输芯片10工作的时钟或者各种分频。所述变频模块300可以包括时钟转换电路和分频电路。所述射频传输芯片10内部工作时钟为方波。时钟转换电路可以将感应得到的弦波转换为方波。分频电路则产生芯片各个模块需要的工作时钟及各种分频。

所述存储模块500的输入端与所述控制模块400的输出端电连接。所述控制模块400和所述存储模块500之间实现双向数据传输。在一个实施例中，所述存储模块500具有64位只读内存。

所述资料编码模块600分别与所述发射模块100、所述控制模块400和所述存储模块500电连接。所述资料编码模块600将数据进行重新编码。所述资料编码模块600将编码后的数据输出至所述发射模块100。所述资料编码模块600可以实现非对称式编码。所述资料编码模块600提供了一种方便识别的、不同于一般射频输出的、非对称的编码方式。

所述解调模块700的输入端与所述发射模块100的输出端电连接。所述解调模块700的输出端与所述控制模块400的输入端电连接。所述解调模块700用于随时将振幅调变的磁场信号去除载波，还原成原始的数字数据，传送给控制模块400。

所述射频传输芯片10的工作原理如下，所述射频传输芯片10的功能由外部LC并联谐振感应所触发。当LC谐振感应磁场靠近所述时，所述射频传输芯片10完全不发射数据的。只有从感应磁场接收到唤醒码之后，才开始循序不断的发射所述存储模块500的内码资料。但是只要感应的磁场消失，就必须重新唤醒。

所述射频传输芯片10的工作流程可以分为三个阶段。第一阶段，等待。所述射频传输芯片10等待磁场靠近，取得工作的电源及时钟。通过所述控制模块400同步所述射频传输芯片10的时钟脉冲。由所述存储模块500取得唤醒码的比对依据。之后整个所述射频传输芯片10完全不动作，持续等待被唤醒。第二阶段，比对。所述解调模块700从磁场取得数据，将数据传送给所述控制模块400。所述控制模块400开始比对由所述解调模块700取得的唤醒码。比对所述解调模块700获得的唤醒码与所述存储模块500中预存储的唤醒码是否相同。若不相同，则回到第一阶段持续等待。若相同，则进入第三阶段。第三阶段，发射。所述射频传输芯片10开始发射数据程序。数据程序主要由所述控制模块400发出命令。所述控制模块400命令所述存储模块500循序输出数据。所述存储模块500输出的数据经由所述资料编码模块600编码。编码后的数据再经由所述发射模块100发射。直到所述射频传输芯片10的感应磁场消失，才会结束发射数据程序。

所述射频传输芯片10可以应用到地下信号的传输。比如可以是地下通信网络与地面之间的沟通，或者是地下不同站点之间的通信。所述射频传输芯片10的应用设计符合地下环境恶劣使用时间长。此外，所述射频传输芯片10的应用设计还充分考虑了数据的安全而设计。本申请提供的所述射频传输芯片10不改变工作速率，且不特别多占芯片电路。所述射频传输芯片10可以提供一种方便识别的、不同于一般射频输出的、非对称的编码方式。所述射频传输芯片10具有唤醒码机制，不主动送出内码，提高保密性。

请参阅图2，在一个实施例中，所述解调模块700包括：包络检波电路710和电压位准比较放大电路720。所述包络检波电路710和所述电压位准比较放大电路720串联连接。所述检波电路710的输入端为所述解调模块700的输入端。所述电压位准比较放大电路720的输出端为所述解调模块700的输出端。

在一个实施例中，所述包络检波电路710包括：二极管711、第一电阻712和第二电容713。所述二极管711串联于所述解调模块700的输入端和所述解调模块700的输出端之间。所述第一电阻712的输入端与所述二极管711的输出端电连接。所述第一电阻712的输出端接地。所述第二电容713的输入端与所述二极管711的输出端电连接。所述第二电容713的输出端接地。

所述包络检波电路710通过除去感应信号的所有高频分量来解调或是还原发射端之前调制的振幅信号。所述二极管711主要负责检波的动作。而所述第一电阻712和所述第二电容713则构成一个低通滤波器，负责滤除载波。经过检波之后的信号，并不是非常完整的信号，且其电压振幅也并不足以推动下一阶段的电路。因此需要所述电压位准比较放大电路720将检波后的信号修正与放大。

在一个实施例中，所述电压位准比较放大电路720包括：运算放大器721、第二电阻722和第三电阻723。

所述运算放大器721包括第一输入端、第二输入端和输出端。所述运算放大器721的第一输入端与所述包络检波电路710的输出端电连接。所述运算放大器721的输出端为所述解调模块700的输出端。所述第二电阻722的输入端电连接高电平。所述第二电阻722的输出端与所述运算放大器721的第二输入端电连接。所述第三电阻723的输入端与所述运算放大器721的第二输入端电连接。所述第三电阻723的输出端接地。

所述电压位准比较放大电路720中所述第二电阻722和所述第三电阻723组成分压电路。所述分压电路提供参考电压位准给所述运算放大器721。所述运算放大器721用于完成参考电压和所述检波电路提供电压的比较。

经所述电压位准比较放大电路720比较后，如果检波后的信号电压高于参考电压，则所述运算放大器721输出高电平VDD。如果检波后的信号电压低于参考电压，则所述运算放大器721输出低电平GND。所述电压位准比较放大电路720的输出结果就是所述解调模块700最后结果。将所述解调模块700输出的最后结果提供给所述控制模块400。

请参阅图3，在一个实施例中，所述资料编码模块600包括：数据选择器610。所述数据选择器610包括第一时钟输入端、第二时钟输入端、数据输入端和数据输出端。通过所述第一时钟输入端和所述第二时钟输入端输入不同的时钟信号，实现对原始数据的编码，将编码后的数据经过所述数据输出端完成数据的传输。

传统的射频传输芯片都是采用曼彻斯特编码。具体由异或门(XOR)等效所构成。原始源数据为ROM_DATA，同步加入CLK_1时钟信号后，即产生具有曼彻斯特码特性的输出MOD_1。采用曼彻斯特编码的主要原理是利用了异或门的特性：当输入的两个信号电压准位相同时，异或门输出电压准位GND(0V)；当输入的两个信号电压准位不同时，异或门输出电压准位VDD(5V)。这样的编码方式易辨识且线路简单，应用也非常普遍，对于存储的数据更是容易破解和读取。

本申请中采用一种非对称的编码方式。所述非对称的编码方式由所述数据选择器610(MUX)等效实现。如图3所示，原始数据为ROM_DATA，加入CLK_1时钟信号与CLK_2时钟信号做调制。所述数据选择器610即可产生以所述非对称的编码方式的编码输出MOD_2。本申请中所述非对称的编码方式主要利用了所述数据选择器610的特性：当原始数据ROM_DATA的电压准位为VDD时，所述数据选择器610就输出CLK_1的信号；当原始数据ROM_DATA的电压准位为GND时，所述数据选择器610就输出CLK_2的信号。由于CLK_1的信号和CLK_2的信号可以任意的设置，这样所述数据选择器610产生出来的编码就是非对称的、会具有其独特性。所述数据选择器610产生的数据编码就与一般射频芯片传输的编码不同。

请参阅图4、图5和图6，在一个实施例中，所述存储模块500包括：熔断单元510，所述熔断单元510具有熔断状态和非熔断状态。当所述熔断单元510处于熔断状态，所述熔断单元510触发所述资料编码模块600向所述发射模块100传输表示“0”的码元。当所述熔断单元510处于非熔断状态，所述熔断单元510触发所述资料编码模块600向所述发射模块100传输表示“1”的码元。

在一个实施例中，所述熔断单元510包括：第四电阻511、熔丝512和逻辑非门513。所述第四电阻511的输入端电连接高电平。所述熔丝512的输入端与所述第四电阻511的输出端电连接，所述熔丝512的输出端接地。所述逻辑非门513的输入端与所述第四电阻511的输出端电连接，所述逻辑非门513的输出端作为所述熔断单元510的输出端。激光熔断的信号比较微弱，设置所述逻辑非门513以增加信号强度。

请参阅图4，提供了未经过激光加工的所述熔断单元510。因为所述熔丝512是零欧姆的电阻。所述熔丝512与上方所述第四电阻511分压之后，此时在所述逻辑非门513的输入端的电压准位就是低电平GND。又因为所述逻辑非门513的电路原理，所述逻辑非门513的输出端就会产生一个标准高电平VDD电压准位逻辑1。

请参阅图5，提供了经过激光加工的所述熔断单元510。因为所述熔丝512被激光切断了。所述熔丝512与上方电阻分压之后，此时在所述逻辑非门513的输入端的电压准位就是高电平VDD。又因为所述逻辑非门513的电路原理，所述逻辑非门513的输出端就会产生一个标准低电平GND电压准位逻辑0。

本实施例中，所述存储模块500的编程采用激光溶断金属联机(Laser Fuse)的方式。如图6所示，激光熔丝的结构示意图。图6中有5根所述熔丝512。所述熔丝512分别与5组所述第一层导线514之间电连接。每一组所述第一层导线514的两端又分别电连接5组所述第二层导线515。图6中可以明显看出，最右边两根所述熔丝512是经过激光溶断的，其余左侧三根所述熔丝则是未经过激光溶断的。所述激光溶断金属联机是采用物理方式，直接在所述熔丝512上产生高热能量。高热能量可以将所述熔丝彻底的溶断，不会有单独的不易烧断、或是似断非断的所述熔丝512，造成数据反复的情形。所述激光溶断金属联机的方式也不会有闪存数据储存年限的问题。所述激光溶断金属联机的方式是一种不可回复的编程方式，同时也保证了数据保存的耐久性。本实施例中，所述射频传输芯片10中的数据只能写一次，所述射频传输芯片10中的数据不会更改或毁坏。

请参阅图7，在一个实施例中，所述射频传输芯片10中存储的数据结构包括：9位起始码、40位数据码、5位横行奇同位校验码、5位横行偶同位校验码、2位纵列奇同位校验码、2位纵列偶同位校验码和1位结束码。

每4位所述数据码组成一行，每个奇数行包括一位所述横行奇同位校验码。每个偶数行包括一位所述横行偶同位校验码。每10位所述数据码组成一列，每个奇数列包括一位所述纵列奇同位校验码。每个偶数列包括一位所述纵列偶同位校验码。

在一个实施例中，所述起始码可以是9个BITS。可以以9个“1”作为开始码。10个BITS作为横行侦错码(P0-P9)。4个BITS是纵列的侦错码(PC0-PC3)。40个BITS是资料码(D00-D93)，可以存取数据。1个BITS作为结束码。可以以1个“0”作为所述结束码。以上合计64位。如图7所示的40个BITS的资料码(D00-D93)可以表示10位十六进制码。每4个所述资料码组成一位十六进制码。比如：D00D01D02D03可以表示从0000-1111(即0，1，2，3，4，5，6，7，8，9，A，B，C，D，E，F)的一位十六进制码。而D10D11D12D13又是另一位十六进制码。

请参阅图8，在一个实施例中，所述射频传输芯片10输出的波形为非对称波形，所述非对称波形中代表“0”的码元和代表“1”的码元是非对称的。具体的，非对称形式可以是多样的。比如可以设置所述非对称波形中代表“0”的码元具有3个子周期，设置代表“1”的码元具有6个子周期。只要使得所述非对称波形中代表“0”的码元和代表“1”的码元是非对称的，其他设置方式都是可以的。

在一个实施例中，所述射频传输芯片10输出的波形中，每一个码元调制为周期相等的4个电平，代表“0”的码元在周期相等的4个电平中间具有一次跳变，代表“1”的码元在周期相等的4个电平中具有三次跳变。所述一次跳变和所述三次跳变可以是由高到低或者是由低到高。

在一个实施例中，所述一次跳变为从高到低的跳变。

在一个实施例中，所述一次跳变为从高到低的跳变。所述三次跳变中的第一次跳变为从低到高的跳变。

在另一个实施例中，所述一次跳变为从低到高的跳变。所述三次跳变中的第一次跳变为从高到低的跳变。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种射频传输芯片，其特征在于，包括：

发射模块(100)；

整流模块(200)，所述整流模块(200)的输入端与所述发射模块(100)的输出端电连接；

控制模块(400)，所述控制模块(400)的输入端与所述整流模块(200)的输出端电连接；

变频模块(300)，所述变频模块(300)的输入端与所述发射模块(100)的输出端电连接，所述变频模块(300)的输出端与所述控制模块(400)的输入端电连接；

存储模块(500)，所述存储模块(500)的输入端与所述控制模块(400)的输出端电连接，所述控制模块(400)和所述存储模块(500)之间实现双向数据传输；

资料编码模块(600)，所述资料编码模块(600)分别与所述发射模块(100)、所述控制模块(400)和所述存储模块(500)电连接；以及

解调模块(700)，所述解调模块(700)的输入端与所述发射模块(100)的输出端电连接，所述解调模块(700)的输出端与所述控制模块(400)的输入端电连接。

2.如权利要求1所述的射频传输芯片，其特征在于，所述解调模块(700)包括：包络检波电路(710)和电压位准比较放大电路(720)；

所述包络检波电路(710)和所述电压位准比较放大电路(720)串联连接；

所述检波电路(710)的输入端为所述解调模块(700)的输入端；

所述电压位准比较放大电路(720)的输出端为所述解调模块(700)的输出端。

3.如权利要求2所述的射频传输芯片，其特征在于，所述包络检波电路(710)包括：

二极管(711)，串联于所述解调模块(700)的输入端和所述解调模块(700)的输出端之间；

第一电阻(712)，所述第一电阻(712)的输入端与所述二极管(711)的输出端电连接，所述第一电阻(712)的输出端接地；以及

第二电容(713)，所述第二电容(713)的输入端与所述二极管(711)的输出端电连接，所述第二电容(713)的输出端接地。

4.如权利要求2所述的射频传输芯片，其特征在于，所述电压位准比较放大电路(720)包括：

运算放大器(721)，所述运算放大器(721)包括第一输入端、第二输入端和输出端，所述运算放大器(721)的第一输入端与所述包络检波电路(710)的输出端电连接，所述运算放大器(721)的输出端为所述解调模块(700)的输出端；

第二电阻(722)，所述第二电阻(722)的输入端电连接高电平，所述第二电阻(722)的输出端与所述运算放大器(721)的第二输入端电连接；以及

第三电阻(723)，所述第三电阻(723)的输入端与所述运算放大器(721)的第二输入端电连接，所述第三电阻(723)的输出端接地。

5.如权利要求1所述的射频传输芯片，其特征在于，所述资料编码模块(600)包括：数据选择器(610)；

所述数据选择器(610)包括第一时钟输入端、第二时钟输入端、数据输入端和数据输出端；

通过所述第一时钟输入端和所述第二时钟输入端输入不同的时钟信号，实现对原始数据的编码，将编码后的数据经过所述数据输出端完成数据的传输。

6.如权利要求1所述的射频传输芯片，其特征在于，所述存储模块(500)包括：熔断单元(510)，所述熔断单元(510)具有熔断状态和非熔断状态；

当所述熔断单元(510)处于熔断状态，所述熔断单元(510)触发所述资料编码模块(600)向所述发射模块(100)传输表示“0”的码元；

当所述熔断单元(510)处于非熔断状态，所述熔断单元(510)触发所述资料编码模块(600)向所述发射模块(100)传输表示“1”的码元。

7.如权利要求6所述的射频传输芯片，其特征在于，所述熔断单元(510)包括：第四电阻(511)，所述第四电阻(511)的输入端电连接高电平；

熔丝(512)，所述熔丝(512)的输入端与所述第四电阻(511)的输出端电连接，所述熔丝(512)的输出端接地；以及

逻辑非门(513)，所述逻辑非门(513)的输入端与所述第四电阻(511)的输出端电连接，所述逻辑非门(513)的输出端作为所述熔断单元(510)的输出端。

8.如权利要求1所述的射频传输芯片，其特征在于，所述射频传输芯片(10)中存储的数据结构包括：

9位起始码；

40位数据码；

5位横行奇同位校验码，每4位所述数据码组成一行，每个奇数行包括一位所述横行奇同位校验码；

5位横行偶同位校验码，每个偶数行包括一位所述横行偶同位校验码；

2位纵列奇同位校验码，每10位所述数据码组成一列，每个奇数列包括一位所述纵列奇同位校验码；

2位纵列偶同位校验码，每个偶数列包括一位所述纵列偶同位校验码；

1位结束码。

9.如权利要求1所述的射频传输芯片，其特征在于，所述射频传输芯片(10)输出的波形为非对称波形，所述非对称波形中代表“0”的码元和代表“1”的码元是非对称的。

10.如权利要求9所述的射频传输芯片，其特征在于，所述射频传输芯片(10)输出的波形中，每一个码元调制为周期相等的4个电平，代表“0”的码元在周期相等的4个电平中间具有一次跳变，代表“1”的码元在周期相等的4个电平中具有三次跳变。

11.如权利要求10所述的射频传输芯片，其特征在于，所述一次跳变为从高到低的跳变。

12.如权利要求11所述的射频传输芯片，其特征在于，所述三次跳变中的第一次跳变为从低到高的跳变。