CN207611609U - 一种存储器电路 - Google Patents
一种存储器电路 Download PDFInfo
- Publication number
- CN207611609U CN207611609U CN201820057620.2U CN201820057620U CN207611609U CN 207611609 U CN207611609 U CN 207611609U CN 201820057620 U CN201820057620 U CN 201820057620U CN 207611609 U CN207611609 U CN 207611609U
- Authority
- CN
- China
- Prior art keywords
- circuit
- data
- page
- ecc
- caching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn - After Issue
Links
- 230000015654 memory Effects 0.000 title claims abstract description 130
- 238000003860 storage Methods 0.000 claims abstract description 139
- 230000014759 maintenance of location Effects 0.000 claims abstract description 55
- 238000012937 correction Methods 0.000 claims abstract description 13
- 230000005662 electromechanics Effects 0.000 claims description 25
- 230000002093 peripheral effect Effects 0.000 claims description 24
- 230000005611 electricity Effects 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000012795 verification Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 6
- 238000003780 insertion Methods 0.000 claims description 6
- 230000037431 insertion Effects 0.000 claims description 6
- 241001269238 Data Species 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000003993 interaction Effects 0.000 claims description 3
- 235000013399 edible fruits Nutrition 0.000 claims 1
- 238000013461 design Methods 0.000 abstract description 4
- 238000012546 transfer Methods 0.000 abstract description 2
- 238000003491 array Methods 0.000 description 27
- 238000005516 engineering process Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000002360 explosive Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 208000011580 syndromic disease Diseases 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
提供了一种存储器电路，包括一种嵌入ECC的MLC NAND Flash存储器电路，在MLC NAND Flash存储器中嵌入ECC编解码电路。对MLC NAND Flash存储器编程操作时，编程的数据通过ECC编码器编码后将数据传送至MLC NAND Flash存储器阵列单元中；对MLC NAND Flsah存储器读取操作时，从MLC NAND Flash存储器的阵列单元读出的数据经过ECC解码器译码后读出至I/O口。MLC NAND Flash存储器中内嵌ECC模块，具备一定的纠正读写数据出错的能力，从而很大程度上解决了MLC NAND Flash存储器编程和读取操作中数据易出错的问题，降低了外部NAND Flash存储控制器的设计复杂度，提高了MLC NAND Flash存储器芯片的可靠性。
Description
技术领域
本实用新型涉及闪存(Flash Memory)存储器技术领域，具体涉及一种嵌入ECC(Error Correcting Code,错误检查和纠正)的MLC NAND Flash(Multi Level Cell，多层单元闪存)存储器电路。
背景技术
随着电子信息技术的飞速发展，移动智能设备、网络数据中心和服务器的数据存储量呈现爆炸式的增长。数据存储对存储设备容量的需求不断带动着闪存存储器快速地向更大规模、更高密度、更高可靠性的方向发展。NAND Flash存储器作为非易失性闪存芯片，其凭借着高密度、大容量等特点在电子系统、通信系统、计算机系统等领域得到了广泛的研究与应用。然而，随着集成电路工艺的特征尺寸不断缩小，存储设备容量的不断扩大，芯片的集成度更高，研究与开发更大容量的NAND Flash存储器芯片成为存储器发展的动力。现阶段，主流的NAND Flash存储器芯片包括SLC NAND Flash存储器和MLC NAND Flash存储器两种，SLC NAND Flash存储器芯片中每个器件只能存储一比特数据，所以更倾向于小容量、出错率小的应用场合。虽然MLC NAND Flash存储器芯片中数据的出错率大于SLC NANDFlash存储器芯片，但是MLC NAND Flash存储器芯片中每个器件可以存储两比特数据，所以，在相等面积和同数量器件的情况下，MLC NAND Flash存储器芯片的存储容量是SLCNAND Flash存储器芯片的两倍。由此可见，MLC NAND Flash的应用场合更加广泛。
在MLC NAND Flash中，由于其有四种阈值分布，故在对其编程、读取过程中很容易出现数据翻转，造成数据读、写错误。加之，针对航天航空领域、军用领域等高性能要求的应用领域，对MLC NAND Flash存储器芯片具有更为苛刻的高可靠性要求，因此，开发高可靠性的MLC NAND Flash存储器芯片成为存储器领域的重要研究。在提高存储器数据可靠性的同时，既要对芯片面积有一定的控制，又需要保证编程、读取访问算法的高效执行，成为MLCNAND Flash存储器领域的技术难点。
发明内容
本实用新型所要解决的技术问题是提供一种存储器电路，在MLC NAND Flash存储器芯片内嵌入ECC编解码电路，对MLC NAND Flash存储器编程操作时，所要编程的数据通过ECC编码器编码后将数据传送至MLC NAND Flash存储器阵列中；对MLC NAND Flash存储器读取操作时，从MLC NAND Flash存储器的阵列读出的数据经过ECC译码器译码后读出至I/O口。MLC NAND Flash存储器中内嵌ECC编解码模块，具备一定的纠正读写数据出错的能力，从而很大程度上解决对MLC NAND Flash存储器在编程和读取操作中数据易出错的问题，大大提高了MLC NAND Flash存储器芯片的可靠性，降低了外部NAND Flash存储控制器的设计复杂度。
为解决上述技术问题，本实用新型提供了一种存储器电路，包括：存储器阵列单元电路、行译码器电路、列译码器电路、页缓存电路、逻辑控制电路以及IO接口电路。
所述存储器阵列单元电路分别连接行译码器电路和列译码器电路，存储器阵列单元电路依次相连页缓存电路、逻辑控制电路以及IO接口电路；
所述存储器阵列单元电路构成存储数据的阵列单元，完成数据的存储至指定地址的存储器阵列单元；
所述行译码器电路用于对存储器编程、读取、擦除操作的行地址进行译码，将译码后的行地址传送至存储器阵列单元的指定区域；
所述列译码器电路用于对存储器编程、读取、擦除操作的列地址进行译码，将译码后的列地址传送至存储器阵列单元的指定区域；
所述页缓存电路与ECC编码器电路、ECC译码器电路相连接，用于在编程操作时候，经ECC编码器电路对编程数据编码后，整个页数据传送至页缓存电路，用于对编码后的一页数据进行缓存，最终页缓存电路将整页的编程数据下刷到存储器阵列单元中；在读取操作时，存储器阵列单元中的一页数据首先存放至页缓存电路中进行缓存操作，然后再经ECC译码器电路译码后传送至IO接口；
所述逻辑控制电路，提供编程、读取和擦除状态机电路对嵌入ECC的存储器编程操作、嵌入ECC的存储器读取操作和擦除操作的逻辑算法控制，包括：嵌入ECC编程电路模块、嵌入ECC读取电路模块、擦除状态机电路模块及外围高压控制电路模块，其中：
所述嵌入ECC编程电路模块与页缓存电路和外围高压控制电路依次相连，用于实现从IO口传进来的数据进行编码及将编码后的数据编程至存储器阵列单元；
所述嵌入ECC读取电路模块与页缓存电路和外围高压控制电路依次相连，用于控制实现从存储器阵列单元电路读取出的一页数据至页缓存电路及控制存储在页缓存电路的一页数据进行译码；
所述擦除状态机电路与外围高压控制电路相连接，与存储器阵列单元电路相连接，用于对存储器擦除操作时，控制擦除高压施加于存储器阵列单元，对指定的存储器阵列单元中块地址实现擦除控制；
所述外围高压控制电路与嵌入ECC编码电路相连接，与嵌入ECC读取电路相连接，与擦除状态机电路相连接，用于在编程或者读取或者擦除操作时对存储器阵列单元器件的字线和/或位线施加所需的高压以及阶梯式脉冲电压的控制；
所述IO接口电路用于对外的数据交互。
所述存储器阵列单元电路包括存储器阵列单元器件和存储器阵列单元的字线及位线控制逻辑电路。
所述存储器阵列单元器件为SLC NAND Flash存储器单元或MLC NAND Flash存储器单元或TLC NAND Flash存储器单元。
所述嵌入ECC编程电路模块还包括：ECC编码器电路、编程状态机电路，
所述ECC编码器电路与所述页缓存电路相连接，用于接收从IO口传进数据进行编码，编码产生的数据位和校验位传送至页缓存电路缓存；
所述编程状态机电路包括编程验证电路，编程状态机电路与ECC编码器电路相连接，与页缓存电路相连接，所述编程状态机电路用于控制数据经ECC编码器编码产生的数据位和校验位，以及将编码后的数据编程至页缓存电路的逻辑控制，所述编程验证电路用于验证不同编程态数据编程至对应阈值范围内。
所述页缓存电路包括读取电路、数字转化电路及锁存电路，所述读取电路用于读取存储器阵列单元电路中一列存储器阵列单元的电流，所述数字转化电路用于将读出的存储器阵列单元的电流值大小转化成数字逻辑值，所述锁存电路用于锁存数字转化电路转化出的数字逻辑值。
所述嵌入ECC读取电路模块还包括：ECC译码器电路、读取状态机电路，
所述ECC译码器电路与所述页缓存电路相连接，用于在读取存储器操作时，从页缓存电路存储的一页数据传送至ECC译码器进行译码，并对出错的数据纠错；
所述读取状态机电路与外围高压控制电路相连接，与存储器阵列单元电路相连接，与ECC译码器电路相连接，所述读取状态机电路用于控制数据从存储器阵列单元读出至页缓存电路，并在存储器阵列单元字线提供读取电压的逻辑控制，以及经ECC译码器译码后将数据传送至IO接口电路的整体逻辑控制。
所述ECC译码器电路包括：校正子式计算电路、错误位置计算电路、钱搜索电路、缓存FIFO电路以及错误纠正电路，其中：
校正子式电路与错误位置计算电路、钱搜索电路及错误纠正电路依次连接，用于对从页缓存电路传进来的数据位和校验位进行校正子计算，并根据计算校正子式电路计算的结果传送至错误位置计算电路，再传送至钱搜索电路，将钱搜索电路迭代的搜索结果传送至错误纠正电路；
所述缓存FIFO电路与错误纠正电路相连接，缓存从页缓存电路传送进来的数据位和校验位，并将其传送至错误纠正电路，错误纠正电路将其与钱搜索电路的数据进行比较，纠正出错数据。
所述错误纠正电路对每4096位数据中纠正8位出错数据。
与现有技术相比，本实用新型的有益效果是：在存储器电路中嵌入ECC编解码电路，对MLC NAND Flash存储器编程和读取操作时，嵌入ECC编解码模块电路，在满足一定的硬件电路开销情况下，具备一定的纠正读写数据出错的能力，从而很大程度上解决对MLCNAND Flash存储器在编程和读取操作中数据易出错的问题，大大提高了MLC NAND Flash存储器芯片的可靠性，降低了外部NAND Flash存储控制器的设计复杂度。
附图说明
图1根据本实用新型一个实施例的MLC NAND Flash存储器嵌入ECC电路的装置图；
图2根据本实用新型一个实施例的MLC NAND Flash存储器阈值分布图；
图3根据本实用新型一个实施例的MLC NAND Flash存储器嵌入ECC编程操作电路框图；
图4根据本实用新型一个实施例的MLC NAND Flash存储器嵌入ECC编程操作流程图；
图5根据本实用新型一个实施例的MLC NAND Flash存储器嵌入ECC的LSB编程操作流程图；
图6根据本实用新型一个实施例的MLC NAND Flash存储器嵌入ECC的MSB编程操作流程图；
图7根据本实用新型一个实施例的MLC NAND Flash存储器嵌入ECC读取操作架构图；
图8根据本实用新型一个实施例的MLC NAND Flash存储器LSB及MSB数据阈值分布图；
图9根据本实用新型一个实施例的MLC NAND Flash存储器嵌入ECC读取操作流程图；以及
图10根据本实用新型一个实施例的MLC NAND Flash存储器嵌入ECC的擦除操作流程图。
具体实施方式
在下文的特定实施例代表本实用新型的示例性实施例，并且本质上仅为示例说明而非限制。在说明书中，提及“一个实施例”或者“实施例”意味着结合该实施例所描述的特定特征、结构或者特性包括在本实用新型的至少一个实施例中。另外，以下的实施方式的说明中，对本实用新型的存储器之一例，此外，本领域普通技术人员应该理解，MLC NANDFlash(Multi-Level Cell，多层单元闪存)存储器中在存储器领域指一个NAND Flash阵列中的器件单元存储可以存储两位数据，即其有四种阈值分布。在MLC NAND Flash存储器芯片内部嵌入ECC(Error Correcting Code,错误检查和纠正)电路，针对NAND Flash存储器在编程和读取操作中易出错的特点，ECC电路可以在满足硬件面积要求的前提下，纠正在编程和读取操作中出错的数据，从而很大程度提高了MLC NAND Flash存储器芯片的可靠性。本实用新型提出的技术方案以本实施例为例子进行说明，该技术方案并不只是限定MLCNAND Flash存储器芯片，针对其他类型的NAND Flash存储器如SLC(Single Level Cell，单层单元闪存)NAND Flash闪存芯片和TLC(Triple-Level Cell)NAND Flash闪存芯片同样适用。
下面结合附图和具体实施方式对本实用新型作进一步的说明。
本实用新型实施例的一种存储器电路中的存储器阵列单元器件采用MLC NANDFlash存储器件单元，在MLC NAND Flash存储器电路中嵌入ECC编程电路模块用于实现从IO口传进来的数据经ECC编码器编码，并控制将编码后的数据编程至存储器阵列单元；其编程状态机电路用于实现MLC NAND Flash存储器嵌入ECC的整套编程操作算法；在MLC NANDFlash存储器嵌入ECC读取电路模块，用于控制实现从存储器阵列单元电路读取出的一页数据至页缓存电路，以及控制存储在页缓存电路的一页数据经ECC译码器进行译码，并实现一定能力的纠错数据；其中的读取状态机电路控制实现从存储器阵列单元读取数据至IO口的整套读取操作算法。对MLC NAND Flash存储器的操作包括编程操作、读取操作、擦除操作，MLC NAND Flash存储器编程操作时，由本实用新型的嵌入ECC编程电路模块将待编程的数据经过ECC编码器编码后，产生数据位和校验位共同传送至页缓存电路，再将页缓存中的数据编程至MLC NAND Flash存储器阵列中，实现编程操作。MLC NAND Flash存储器读取操作时，由本实用新型嵌入ECC读取电路模块实现从阵列读出的数据至页缓存电路，页缓存电路将读出的数据位和校验位共同传送至ECC译码器电路，由ECC译码器电路进行解码，将解码后的数据传送至IO口。嵌入的ECC编解码模块针对MLC NAND Flash易发生随机错误的特点，采用BCH码进行编解码，实现每4096位数据可以纠错8位数据，并且硬件电路较小，从而很大程度上解决了对MLC NAND Flash存储器在编程和读取操作中数据易出错的问题，很大程度上提高了MLC NAND Flash存储器闪存芯片的可靠性，降低了NAND Flash外围控制器电路的设计难度。详述如下：
参见图1，是本实用新型实施例的MLC NAND Flash存储器嵌入ECC电路的装置图，包括存储器阵列单元电路电路、行译码器电路、列译码器电路、页缓存电路、逻辑控制电路以及IO接口电路。所述存储器阵列单元电路电路、行译码器电路、列译码器电路、页缓存电路、逻辑控制电路以及IO接口电路全部由集成电路制成。所述存储器阵列单元电路分别连接行译码器电路和列译码器电路，存储器阵列单元电路依次相连页缓存电路、逻辑控制电路以及IO接口电路；所述存储器阵列单元电路构成存储数据的阵列单元，完成数据的存储至指定地址的存储器阵列单元；
所述行译码器电路用于对存储器编程、读取、擦除操作的行地址进行译码，将译码后的行地址传送至存储器阵列单元的指定区域；
所述列译码器电路用于对存储器编程、读取、擦除操作的列地址进行译码，将译码后的列地址传送至存储器阵列单元的指定区域；
所述页缓存电路与ECC编码器电路、ECC译码器电路相连接，用于在编程操作时候，经ECC编码器电路对编程数据编码后，整个页数据传送至页缓存电路，用于对编码后的一页数据进行缓存，最终页缓存电路将整页的编程数据下刷到存储器阵列单元中；所述ECC译码器电路、读取状态机电路全部由数字集成电路制成。在读取操作时，存储器阵列单元中的一页数据首先存放至页缓存电路中进行缓存操作，然后再经ECC译码器电路译码后传送至IO接口；所述页缓存电路包括读取电路、数字转化电路及锁存电路，所述读取电路用于读取存储器阵列单元电路中一列存储器阵列单元的电流，所述数字转化电路用于将读出的存储器阵列单元的电流值大小转化成数字逻辑值，所述锁存电路用于锁存数字转化电路转化出的数字逻辑值。
所述逻辑控制电路，提供嵌入ECC编程电路模块、嵌入ECC读取电路模块及擦除状态机电路对MLC NAND Flash存储器的编程操作、读取操作及擦除操作的整体逻辑算法控制，包括：嵌入ECC编程电路模块、嵌入ECC读取电路模块、擦除状态机电路模块及外围高压控制电路模块，其中：
所述嵌入ECC编程电路模块与页缓存电路和外围高压控制电路依次相连，用于实现从IO口传进来的数据进行编码及将编码后的数据编程至存储器阵列单元；所述嵌入ECC编程电路模块还包括：ECC编码器电路、编程状态机电路，所述ECC编码器电路与所述页缓存电路相连接，用于接收从IO口传进数据进行编码，编码产生的数据位和校验位传送至页缓存电路缓存；所述编程状态机电路包括编程验证电路，编程状态机电路与ECC编码器电路相连接，与页缓存电路相连接，与外围高压控制电路相连接，所述编程状态机电路用于控制数据经ECC编码器编码产生的数据位和校验位，以及将编码后的数据编程至页缓存电路的逻辑控制，所述编程验证电路用于验证不同编程态数据编程至对应阈值范围内。
所述嵌入ECC读取电路模块与页缓存电路和外围高压控制电路依次相连，用于控制实现从存储器阵列单元电路读取出的一页数据至页缓存电路及控制存储在页缓存电路的一页数据进行译码；所述嵌入ECC读取电路模块还包括：ECC译码器电路、读取状态机电路，所述ECC译码器电路与所述页缓存电路相连接，用于在读取存储器操作时，从页缓存电路存储的一页数据传送至ECC译码器进行译码，并对出错的数据纠错；所述读取状态机电路与外围高压控制电路相连接，与存储器阵列单元电路相连接，与ECC译码器电路相连接，所述读取状态机电路用于控制数据从存储器阵列单元读出至页缓存电路，并在存储器阵列单元字线提供读取电压的逻辑控制，以及经ECC译码器译码后将数据传送至IO接口电路的整体逻辑控制。所述ECC译码器电路、读取状态机电路采用全数字集成电路制成。
所述擦除状态机电路与外围高压控制电路相连接，与存储器阵列单元电路相连接，用于对存储器擦除操作时，控制擦除高压施加于存储器阵列单元，对指定的存储器阵列单元中块地址实现擦除控制；
所述外围高压控制电路与嵌入ECC编码电路相连接，与嵌入ECC读取电路相连接，与擦除状态机电路相连接，用于在编程或者读取或者擦除操作时对存储器阵列单元器件的字线和/或位线施加所需的高压以及阶梯式脉冲电压的控制；
所述IO接口电路用于对外的数据交互。
MLC NAND Flash存储器阵列电路左、右分别连接行译码器电路和列译码器电路，用于对MLC NAND Flash存储器编程操作或者读取操作或者擦除操作的行地址、列地址进行译码，并传送至MLC NAND Flash存储器阵列的指定区域；在MLC NAND Flash存储器阵列电路下方连接着页缓存电路，页缓存电路用于在编程操作时候，经ECC编码模块中编码器电路对编程数据编码后所产生的数据位和校验位进行数据缓存，最终页缓存电路将整页的数据位和校验位一起下刷至MLC NAND Flash存储器阵列中，实现数据存储至MLC NAND Flash闪存中；在读取操作时，从MLC NAND Flash存储器阵列中以页为单位读取数据位和校验位至页缓存电路中缓存，接着，将页缓存中缓存的一页数据位和校验位传送至嵌入ECC的读取电路模块，将页缓存的一页数据(包括数据位和校验位)经ECC译码器电路译码，并同时调用读取状态机电路实现数据读出至IO口整个过程的算法控制，最终将读出的数据传送至I/O接口。图1中嵌入ECC的编程电路模块包括：ECC编码器电路、编程状态机电路，其中，ECC编码器电路用于对编程数据进行编码，编码产生的数据位和校验位一并传送至页缓存电路中；编程状态机电路包括编程验证电路，编程状态机电路与ECC编码器电路相连接，与页缓存电路相连接，与外围高压控制电路相连接，所述编程状态机电路用于控制数据经ECC编码器编码产生的数据位和校验位，以及将编码后的数据编程至页缓存电路的逻辑控制；所述编程验证电路用于验证不同编程态数据编程至对应阈值范围内。图1中嵌入ECC的读取电路模块包括：ECC译码器电路、读取状态机电路，其中ECC译码器电路用于对页缓存中的数据进行解码，包括校正子式计算电路、错误位置计算电路、钱搜索电路、缓存FIFO电路以及错误纠正电路，ECC译码器电路模块首先将MLC NAND Flash中读出的可能发生错误的码字(包括数据位和校验位)传送至页缓存电路，页缓存电路将码子传送至伴随式计算电路模块，根据伴随式是否全为0判断读出的码子有无错误发生。若无错误则直接将数据传送至IO接口；若有错误则通过错误位置计算电路，采用BM迭代算法对错误多项式进行硬件电路计算和钱搜索(Chien搜索)电路模块找到纠错能力范围内错误的个数和位置，然后与缓存FIFO(First infirst out)电路缓存的码字对比实现错误数据的纠错，最终完成ECC译码；其中：
校正子式电路与错误位置计算电路、钱搜索电路及错误纠正电路依次连接，用于对从页缓存电路传进来的数据位和校验位进行校正子计算，并根据计算校正子式电路计算的结果传送至错误位置计算电路，再传送至钱搜索电路，将钱搜索电路迭代的搜索结果传送至错误纠正电路；所述缓存FIFO电路与错误纠正电路相连接，缓存从页缓存电路传送进来的数据位和校验位，并将其传送至错误纠正电路，错误纠正电路将其与钱搜索电路的数据进行比较，纠正出错数据；
所述读取状态机电路控制数据从MLC NAND Flash存储器阵列至IO口的全部操作算法控制。图1中逻辑控制电路还包括外围高压控制电路、擦除状态机电路。外围高压控制电路用于在对MLC NAND Flash编程、读取及擦除操作时，所需要对MLC NAND Flash阵列单元器件的字线和/或位线施加高压的控制。图1中的擦除状态机电路实现对指定的MLC NANDFlash存储器阵列的块区域进行擦除控制操作，控制擦除高压施加于存储器阵列单元，对指定的存储器阵列单元中块地址实现擦除控制。
参见图2，为MLC NAND Flash存储器阈值分布图，编程操作实质就是将电荷存储在浮栅中，从而使得阈值电压增加，由于MLC NAND Flash存储器每个器件可以存储2比特数据，因此具有图2所示的4种阈值分布。如图2所示，E态为擦除态，D1，D2，D3态分别为三种不同的编程阈值态。E态、D1态、D2态、D3态这四个不同态划分了MLC NAND Flash阈值区域。由于不同的编程阈值电压范围需要不同的验证电压VVFY1，VVFY2，VVFY3来验证是否编程到设置的阈值态,图2中的VREAD1电压,VREAD2电压,VREAD3电压分别为读取不同数据所施加的电压。MLC比SLC容量大，但其更窄的阈值分布范围也对其可靠性提出了苛刻的要求，因此针对该问题，本实施例的一种存储器电路将ECC编解码电路嵌入至MLC NAND Flash存储器闪存芯片中具有高可靠性。
参见图3，为MLC NAND Flash存储器嵌入ECC编程操作电路框图，图3中依次相连的是NAND Flash阵列、页缓存电路、编程状态机电路、IO接口，其中NAND Flash阵列左右各连接行译码电路、列译码电路，编程状态机电路连接外围高压控制电路，其中编程状态机电路包括编程验证电路，编程验证电路用于验证不同编程态数据是否编程至对应阈值范围内。MLC NAND Flash存储器编程以页为单位，IO接口电路将待编程的一页数据传送至嵌入ECC编程电路模块中，一页数据的大小为2KB，每512Byte数据通过ECC编码器电路模块编码生成数据位和校验位，经过4次512Byte数据的编码，则完成一页的数据编码，同时，通过调用嵌入ECC编程电路模块中的编程状态机电路控制编程算法流程，高效地执行数据的编码和编程算法操作。其外围高压电路用于在编程操作时所需提供给MLC NAND Flash存储器阵列字线电压的控制。同时，经ECC编码器编码后产生的数据位和校验位一并传送至页缓存电路中，在将页缓存电路中的一页数据下刷至MLC NAND Flash存储器阵列中指定的地址位置，完成编程操作。图3所示的编程算法中嵌入了ECC编码模块来提高编程数据的可靠性。编程状态机电路实现整个编程算法控制，采用编程算法嵌套的方式来实现层次化调用，这样设计的优点在于使整个系统条理清晰并能提高效率。
参见图4，为MLC NAND Flash存储器嵌入ECC编程操作流程图，采用图1所示的嵌入ECC编程电路模块实现编程操作流程算法，其MLC NAND Flash存储器编程操作包括：
步骤1：发送第一周期编程操作指令；
步骤2：写入所要编程的MLC NAND Flash存储器地址；
步骤3：写入所要编程的页数据，将编程的页数据传送至嵌入ECC编程电路模块，采用嵌入ECC编程电路模块中的ECC编码器电路完成对所要编程的页数据编码；
步骤4：发送第二周期编程操作指令；
步骤5：经ECC编码器编码后的页数据传送至MLC NAND Flash存储器的页缓存电路，完成对页数据的缓存；
步骤6：将页缓存电路中存储的数据编程至MLC NAND Flash存储器阵列中。其中，所述嵌入ECC编程电路模块如图3所示，具体包括：
1、对所要编程至MLC NAND Flash存储器阵列的页数据传送至ECC编码器电路；
2、ECC编码器电路将页数据编码，并产生数据位和校验位；
3、调用编程状态机电路控制数据的编码及数据编程至MLC NAND Flash存储器阵列。
参见图8所示，MLC NAND Flash编程有4种阈值态，首先编写低有效位LSB数据，将页缓存电路中所缓存的页数据的低有效位LSB数据下刷至MLC NAND Flash存储器阵列，待低有效位LSB数据编程完毕后，将低有效位LSB数据读出来；再从页缓存电路中载入高有效位MSB的数据，完成高有效位MSB数据的编程至MLC NAND Flash存储器阵列，最终完成MLCNAND Flash存储器的编程操作。参见图3，从第一个周期编程操作指令的下发到数据编程至MLC NAND Flash存储器阵列中，其所有算法均有嵌入ECC的编程电路模块中的编程状态机电路控制实现。所述将页缓存电路中存储的数据编程至MLC NAND Flash存储器阵列后，其编程包括低有效位LSB数据编程和高有效位MSB数据编程，具体包括：
1、首先进行低有效位LSB数据编程，将页缓存电路中所缓存的页数据的低有效位LSB数据编程至MLC NAND Flash存储器阵列；
2、待低有效位LSB数据编程完毕后，读出低有效位LSB数据；
3、再从页缓存电路中载入高有效位MSB的数据，结合读出的低有效位LSB数据，将高有效位MSB数据编程至MLC NAND Flash存储器阵列。
参见图5，为MLC NAND Flash存储器嵌入ECC的LSB编程操作流程图，由图4可知，待编程数据经ECC模块编码后，存储在页缓存电路，页缓存电路将数据分为低有效位LSB数据编程和高有效位MSB编程至MLC NAND Flash存储器阵列中，其中低有效位LSB编程包括：
步骤1：将需要编程的低有效位LSB数据载入至寄存器中，并判断低有效位LSB数据是1还是0，如果是1，则在MLC NAND Flash存储器中的阵列器件的位线施加大小为VDD的电源电压；如果是0，则在MLC NAND Flash存储器中的阵列器件的位线施加大小为0V的电压；
步骤2：在MLC NAND Flash存储器阵列器件的字线施加初始编程电压，待MLC NANDFlash存储器中的阵列器件的字线初始电压和位线电压都施加完成后，对MLC NAND Flash存储器阵列器件的字线施加阶梯式脉冲电压；
步骤3：施加一次阶梯式脉冲电压，待施加完一次阶梯脉冲电压后，进行一次编程验证操作；
步骤4：判定低有效位LSB数据是否编程至低有效位LSB数据阈值范围内为止，若编程至低有效位LSB数据阈值范围内，则低有效位编程成功，否则继续执行步骤3及其之后的步骤。
参见图6，为MLC NAND Flash存储器嵌入ECC的MSB编程操作流程图，待低有效位LSB编程完成后，执行高有效位MSB数据编程，包括：
步骤1：将低有效位LSB数据读出，结合读出的低有效位LSB数据，载入所要编程的高有效位MSB数据；
步骤2：在MLC NAND Flash存储器阵列器件的字线施加阶梯式脉冲电压，其中，阶梯式脉冲电压的阶梯步值由STEP_CNT控制；
步骤3：每施加一次阶梯式脉冲电压进行一次编程验证操作，直到完成对高有效位MSB数据编程。MLC NAND Flash存储器读取操作是以页为单位进行的，如图2所示，MLC NANDFlash存储器一个器件可以存储两比特数据，其中E为擦除态，D1，D2，D3为三种不同的编程态，由于要读出四种不同的阈值态，则需要施加三个读取电压VREAD1，VREAD2，VREAD3才能读出四种对应的阈值态。MLC NAND Flash存储器在读取操作中由于读干扰和NAND Flash存储器阵列的影响，很容易发生数据翻转，造成数据出错。因此为了解决这个问题，在MLC NANDFlash读取操作中嵌入ECC算法模块，实现每4096比特数据纠正8比特数据。
参见图7所示，为MLC NAND Flash存储器嵌入ECC读取操作架构图，MLC NANDFlash存储器阵列电路左、右分别连接行译码器电路和列译码器电路，用于对MLC NANDFlash存储器编程、读取、擦除操作的行地址、列地址进行译码，并传送至MLC NAND Flash存储器阵列的指定区域；在MLC NAND Flash存储器阵列电路下方接连接着页缓存电路，用于在编读取操作时候，将MLC NAND Flash存储器阵列的一页数据暂存至页缓存电路。依次相连的是嵌入ECC读取电路，嵌入ECC的读取电路包括ECC译码器电路，用于对读出的数据进行解码，实现每4096比特数据可以纠正8比特数据，和读取状态机电路，用于控制实现读取操作算法。外围高压电路用于提供读取所需的高压。读取操作时，当发送读取命令时，嵌入ECC读取电路的读取状态机电路调用对应地读取算法，将MLC NAND Flash阵列中一页数据读取至页缓存电路中，将页缓存电路中的一页数据分4次传送至ECC解码器电路模块译码，该译码模块可实现对读取的数据纠错，纠错能力为8bits/4096bits，最终将译码后的数据传送至输出端I/O口处。完成MLC NAND Flash的读取操作。
参见图9，为MLC NAND Flash存储器嵌入ECC读取操作流程图，MLC NAND Flash的读取操作包括读取低有效位LSB数据和高有效位MSB数据，参见图8为MLC NAND Flash低有效位LSB和高有效位MSB数据分布，具体如下：
读取操作以页为单位，发送第一周期读取命令；
写入需要读取MLC NAND Flash存储器阵列的地址；
待地址写完后，发送第二个周期的读取命令，MLC NAND Flash存储器调用读取状态机电路，完成MLC NAND Flash存储器阵列中的数据读取操作；待读取状态机电路将读取操作算法执行完毕后，数据从阵列中下刷到页缓存电路中进行缓存；
页缓存电路将读取出来的页数据传送至ECC译码器电路模块完成译码，将译码后的数据传送至MLC NAND Flash存储器接口，最终完成MLC NAND Flash存储器的读取操作。其中所述从MLC NAND Flash存储器阵列中读出数据包括读出低有效位LSB数据和高有效位MSB数据：首先读取低有效位LSB数据，施加初始电压VREAD1电压读出擦除E态和D1态的低有效位LSB数据，接着施加VREAD3电压读出D2态和D3态的低有效位LSB数据，完成低有效位LSB数据的读取；此时判断是否读取高有效位MSB数据，若只需要读取低有效位LSB数据，则完成MLCNAND Flash存储器读取操作；若要读取高有效位MSB数据，则加入VREAD2电压读出高有效位MSB数据，完成MLC NAND Flash存储器的读取操作；
参见图10，为MLC NAND Flash存储器嵌入ECC的擦除操作流程图，详述如下：
擦除操作以块为单位，发送第一周期擦除命令；
写入需要擦除MLC NAND Flash存储器阵列的块地址；
发送第二个周期擦除命令；
采用FN隧穿机制，选中MLC NAND Flash存储器阵列中的擦除块，启动擦除状态机电路；其中，所述擦除状态机电路实现擦除操作算法包括：
步骤1：在MLC NAND Flash存储器阵列器件的字线端施加0V电压，在MLC NANDFlash存储器阵列器件的衬底端施加初始擦除电压；
步骤2：进行块擦除；
步骤3：对擦除操作进行验证；
步骤3：判断擦除是否通过，若通过，则完成擦除操作；若没通过则继续在MLC NANDFlash存储器阵列的衬底端施加阶梯形脉冲电压进行擦除操作，每增加一次阶梯式脉冲电压，擦除阶梯式脉冲电压步值控制ERS_CNT加1；
步骤4：进入是否为擦除阶梯式脉冲电压步值ERS_CNT最大值的判定，若ERS_CNT达到最大值，则本次擦除操作失败；若ERS_CNT未达到最大值，则继续执行步骤2及其以后的步骤。即完成MLC NAND Flash存储器嵌入ECC的擦除操作。
最后应说明的是：以上实施例仅用以说明本实用新型的技术方案而非对其进行限制，尽管参照较佳实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对本实用新型的技术方案进行修改或者等同替换，而这些修改或者等同替换亦不能使修改后的技术方案脱离本实用新型的技术方案的精神和范围。
Claims (10)
1.一种存储器电路，其特征在于，包括：存储器阵列单元电路、行译码器电路、列译码器电路、页缓存电路、逻辑控制电路以及IO接口电路；
所述存储器阵列单元电路分别连接行译码器电路和列译码器电路，存储器阵列单元电路依次相连页缓存电路、逻辑控制电路以及IO接口电路；
所述存储器阵列单元电路构成存储数据的阵列单元，完成数据的存储至指定地址的存储器阵列单元；
所述行译码器电路用于对存储器编程、读取、擦除操作的行地址进行译码，将译码后的行地址传送至存储器阵列单元的指定区域；
所述列译码器电路用于对存储器编程、读取、擦除操作的列地址进行译码，将译码后的列地址传送至存储器阵列单元的指定区域；
所述页缓存电路与ECC编码器电路、ECC译码器电路相连接，用于在编程操作时候，经ECC编码器电路对编程数据编码后，整个页数据传送至页缓存电路，用于对编码后的一页数据进行缓存，最终页缓存电路将整页的编程数据下刷到存储器阵列单元中；在读取操作时，存储器阵列单元中的一页数据首先存放至页缓存电路中进行缓存操作，然后再经ECC解码器电路译码后传送至IO接口；
所述逻辑控制电路，提供编程、读取和擦除状态机电路对嵌入ECC的存储器编程操作、嵌入ECC的存储器读取操作和擦除操作的逻辑算法控制，包括：嵌入ECC编程电路模块、嵌入ECC读取电路模块、擦除状态机电路模块及外围高压控制电路模块，其中：
所述嵌入ECC编程电路模块与页缓存电路和外围高压控制电路依次相连，用于实现从IO口传进来的数据进行编码及将编码后的数据编程至存储器阵列单元；
所述嵌入ECC读取电路模块与页缓存电路和外围高压控制电路依次相连，用于控制实现从存储器阵列单元电路读取出的一页数据至页缓存电路及控制存储在页缓存电路的一页数据进行译码；
所述擦除状态机电路与外围高压控制电路相连接，与存储器阵列单元电路相连接，用于对存储器擦除操作时，控制擦除高压施加于存储器阵列单元，对指定的存储器阵列单元中块地址实现擦除控制；
所述外围高压控制电路与嵌入ECC编码电路相连接，与嵌入ECC读取电路相连接，与擦除状态机电路相连接，用于在编程或者读取或者擦除操作时对存储器阵列单元器件的字线和/或位线施加所需的高压以及阶梯式脉冲电压的控制；
所述IO接口电路用于对外的数据交互。
2.如权利要求1所述的存储器电路，其特征在于，所述存储器阵列单元电路包括存储器阵列单元器件和存储器阵列单元的字线及位线控制逻辑电路。
3.如权利要求2所述的存储器电路，其特征在于，所述存储器阵列单元器件为SLCNANDFlash存储器单元或MLC NAND Flash存储器单元或TLC NAND Flash存储器单元。
4.如权利要求1所述的存储器电路，其特征在于，所述嵌入ECC编程电路模块还包括：ECC编码器电路、编程状态机电路，
所述ECC编码器电路与所述页缓存电路相连接，用于接收从IO口传进数据进行编码，编码产生的数据位和校验位传送至页缓存电路缓存；
所述编程状态机电路包括编程验证电路，编程状态机电路与ECC编码器电路相连接，与页缓存电路相连接，与外围高压控制电路相连接，所述编程状态机电路用于控制数据经ECC编码器编码产生的数据位和校验位，以及将编码后的数据编程至页缓存电路的逻辑控制，所述编程验证电路用于验证不同编程态数据编程至对应阈值范围内。
5.如权利要求1所述的存储器电路，其特征在于，所述页缓存电路包括读取电路、数字转化电路及锁存电路，所述读取电路用于读取存储器阵列单元电路中一列存储器阵列单元的电流，所述数字转化电路用于将读出的存储器阵列单元的电流值大小转化成数字逻辑值，所述锁存电路用于锁存数字转化电路转化出的数字逻辑值。
6.如权利要求1所述的存储器电路，其特征在于，所述嵌入ECC读取电路模块还包括：ECC译码器电路、读取状态机电路，
所述ECC译码器电路与所述页缓存电路相连接，用于在读取存储器操作时，从页缓存电路存储的一页数据传送至ECC译码器进行译码，并对出错的数据纠错；
所述读取状态机电路与外围高压控制电路相连接，与存储器阵列单元电路相连接，与ECC译码器电路相连接，所述读取状态机电路用于控制数据从存储器阵列单元读出至页缓存电路，并在存储器阵列单元字线提供读取电压的逻辑控制，以及经ECC译码器译码后将数据传送至IO接口电路的整体逻辑控制。
7.如权利要求5所述的存储器电路，其特征在于，所述ECC译码器电路包括：校正子式计算电路、错误位置计算电路、钱搜索电路、缓存FIFO电路以及错误纠正电路，其中：
校正子式电路与错误位置计算电路、钱搜索电路及错误纠正电路依次连接，用于对从页缓存电路传进来的数据位和校验位进行校正子计算，并根据计算校正子式电路计算的结果传送至错误位置计算电路，再传送至钱搜索电路，将钱搜索电路迭代的搜索结果传送至错误纠正电路；
所述缓存FIFO电路与错误纠正电路相连接，缓存从页缓存电路传送进来的数据位和校验位，并将其传送至错误纠正电路，错误纠正电路将其与钱搜索电路的数据进行比较，纠正出错数据。
8.如权利要求7所述的存储器电路，其特征在于，所述错误纠正电路对每4096位数据中纠正8位出错数据。
9.如权利要求1所述的存储器电路，其特征在于，所述存储器阵列单元电路、行译码器电路、列译码器电路、页缓存电路、逻辑控制电路以及IO接口电路均采用集成电路制成。
10.如权利要求1所述的存储器电路，其特征在于，所述存储器阵列单元电路、行译码器电路、列译码器电路、页缓存电路、逻辑控制电路以及IO接口电路均采用数字电路制成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201820057620.2U CN207611609U (zh) | 2018-01-12 | 2018-01-12 | 一种存储器电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201820057620.2U CN207611609U (zh) | 2018-01-12 | 2018-01-12 | 一种存储器电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN207611609U true CN207611609U (zh) | 2018-07-13 |
Family
ID=62800008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201820057620.2U Withdrawn - After Issue CN207611609U (zh) | 2018-01-12 | 2018-01-12 | 一种存储器电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN207611609U (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107993687A (zh) * | 2018-01-12 | 2018-05-04 | 成都信息工程大学 | 一种存储器电路 |
| CN110310693A (zh) * | 2018-12-26 | 2019-10-08 | 贵阳忆芯科技有限公司 | 具有缓存的In-Line ECC模块 |
| CN111192615A (zh) * | 2019-12-31 | 2020-05-22 | 杭州士兰微电子股份有限公司 | 可编程存储单元、非易失性存储系统及其控制方法 |
-
2018
- 2018-01-12 CN CN201820057620.2U patent/CN207611609U/zh not_active Withdrawn - After Issue
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107993687A (zh) * | 2018-01-12 | 2018-05-04 | 成都信息工程大学 | 一种存储器电路 |
| CN107993687B (zh) * | 2018-01-12 | 2023-08-11 | 成都信息工程大学 | 一种存储器电路 |
| CN110310693A (zh) * | 2018-12-26 | 2019-10-08 | 贵阳忆芯科技有限公司 | 具有缓存的In-Line ECC模块 |
| CN111192615A (zh) * | 2019-12-31 | 2020-05-22 | 杭州士兰微电子股份有限公司 | 可编程存储单元、非易失性存储系统及其控制方法 |
| CN111192615B (zh) * | 2019-12-31 | 2022-11-01 | 杭州士兰微电子股份有限公司 | 可编程存储单元、非易失性存储系统及其控制方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101405741B1 (ko) | 스트라이프-기반 비-휘발성 멀티레벨 메모리 동작 | |
| US8228729B2 (en) | Structure and method for shuffling data within non-volatile memory devices | |
| US8743603B2 (en) | Efficient data storage in multi-plane memory devices | |
| JP5299713B2 (ja) | 基準セルのデータ読み出しを備えた不揮発性マルチレベルメモリセル | |
| US8174905B2 (en) | Programming orders for reducing distortion in arrays of multi-level analog memory cells | |
| TWI400714B (zh) | 非揮發多級記憶體單元 | |
| CN111667868A (zh) | 通过平衡格雷编码的多阶段编程 | |
| TWI442222B (zh) | 快閃記憶裝置與快閃記憶裝置管理方法 | |
| CN207611609U (zh) | 一种存储器电路 | |
| US20200127687A1 (en) | Decoding optimization for channel mismatch | |
| JP2018160065A (ja) | メモリシステム | |
| CN107544748B (zh) | 固态储存装置及其数据写入方法 | |
| CN107068194A (zh) | 一种应用在eeprom上的错误纠正编码及相应的eeprom | |
| CN207742939U (zh) | 一种用于MLC NAND Flash存储器的嵌入ECC读取电路装置 | |
| KR20080074585A (ko) | 메모리 셀에 멀티 비트 데이터를 저장하는 플래시 메모리를포함한 메모리 시스템 | |
| US9189440B2 (en) | Data interleaving module | |
| US20120163080A1 (en) | Reducing Distortion Using Joint Storage | |
| JP2000251484A (ja) | 不揮発性半導体記憶装置 | |
| US11387848B1 (en) | Hierarchical error correction code | |
| US8036034B2 (en) | Semiconductor storage device equipped with a sense amplifier for reading data and threshold-voltage-information data | |
| WO2013082011A1 (en) | Apparatus having indications of memory cell density and methods of their determination and use | |
| CN109710546A (zh) | 一种基于现场可编程门阵列的多片闪存控制器 | |
| CN108109665A (zh) | 一种存储器操作方法 | |
| CN107993687A (zh) | 一种存储器电路 | |
| US11137944B1 (en) | Combined QLC programming method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned | ||
| AV01 | Patent right actively abandoned | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20180713 Effective date of abandoning: 20230811 |
|
| AV01 | Patent right actively abandoned |
Granted publication date: 20180713 Effective date of abandoning: 20230811 |