CN207382331U - 集成电路 - Google Patents

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Abstract

本公开的实施例涉及集成电路。一种用于物理不可克隆功能的集成设备基于呈现阈值电压的随机分布的MOS晶体管集合，这例如起因于通过多晶硅层的注入，阈值电压由呈现不可预测的特征的掺杂物的横向注入而获得。特定数目的这些晶体管形成一组量规晶体管，其将使得定义平均栅源电压成为可能，这使得对这些晶体管的某些其他晶体管的栅极进行偏置成为可能(其将被用于定义由功能生成的唯一码的各个比特)。因此，所有这些晶体管呈现漏源电流的随机分布，并且与数字码的比特相关联的晶体管的每个漏源电流与对应于该分布的平均的参考电流的比较使得定义该比特为逻辑值0或1成为可能。

Description

集成电路
技术领域
本公开总体上涉及物理不可克隆功能，并且在特定实施例中，涉及集成的物理不可克隆功能设备。
背景技术
物理不可克隆功能使得自动地生成不可预测的唯一码成为可能，其取决于物理不可克隆功能的随机或部分随机物理特性。可以由物理可克隆功能的制造期间的振动引起这些物理特性。
因此，克隆这样的功能是非常困难的或者实际上不可能的。
此外，与从一个物理不可克隆功能到另一物理不可克隆功能不同，所生成的代码的内容是唯一的、不能被预见，并且可以例如取决于当将功能上电时的分量的特定配置。因此，例如，可以通过在上电期间呈现取决于存储器的部分随机物理特性的内容的非易失性存储器来实现物理不可克隆功能，制造中的这些变化导致针对各种存储器的不同的物理特性。
目前，可以例如借助于随机访问存储器或非易失性存储器或者环形振荡器或者特定逻辑电路来实现物理不可克隆功能。
然而，在某些情况下，现有技术的这些设备在集成电路内或多或少是可容易检测的，或者关于温度或老化的修改不是非常鲁棒的，或者对于故障注入攻击是敏感的。
因此，存在提出一种对于检测困难同时关于温度变化或老化变化足够鲁棒并且对于利用现有的CMOS技术实现简单的物理不可克隆功能结构的需要。
实用新型内容
为了解决现有技术中存在的问题中的至少一个，提出了一种基于呈现阈值电压的随机分布的MOS晶体管集合的物理不可克隆功能的集成设备，这例如起因于通过多晶硅层的注入，阈值电压由呈现不可预测特性的掺杂物的横向注入而获得。特定数目的这些晶体管然后被用作一组“量规”晶体管，其使得定义平均(即，平均值)栅源电压成为可能，这使得对这些晶体管中的某些其他晶体管的栅极进行偏置成为可能(其定义被用于由功能生成的唯一码的各个比特)。因此，所有这些晶体管呈现漏源电流的随机分布，并且与数字码的比特相关联的晶体管的每个漏源电流与对应于该分布的平均的参考电流的比较使得定义该比特为逻辑值0或1成为可能。
因此，根据一个实施例，提出了一种集成电路，其包括至少一个域，该域包括物理不可克隆功能设备。
该物理不可克隆功能器件包括：MOS晶体管集合，其呈现相应的阈值的随机分布；第一耦合链路，其经由至少一个公共节点将集合的一组N个第一晶体管和集合的至少一个第二晶体管耦合；以及第二耦合链路，其在每个公共节点与所述功能的对应的输出节点之间。
一组N个第一晶体管形成一组“量规”晶体管，其使得定义平均栅源电压成为可能，这使得对所述集合的每个第二晶体管进行偏置成为可能。
每个第二晶体管与输出信号相关联，输出信号的值将使得定义由物理不可克隆功能递送的唯一数字码的比特的逻辑值成为可能，例如在集成电路的所述域的上电期间。
实施例完美地适用于单个第二晶体管；然而通常，第二晶体管的数目是更高的，这是因为其定义由功能递送的代码的比特数。并且当该代码有利地被用作密钥时，优选该比特数是大的，至少大于10(例如，32或64)。
同样地，为了获得使得对第二晶体管的栅极进行偏置的平均栅源电压的好的定义，优选的是，数目N是足够大的。
选择优选地大于或等于10数目N是可能的，然而该数目N能够是大得多的(例如，大约100的阶(该值无需被限制)。
同样地，可能但是不是必须的，第一晶体管的数目N等于第二晶体管的数目。
第一耦合链接被配置为采取在其中在域被供电时其能够进行以下各项的至少一个第一状态：生成主电流并且将主电流分布在N个第一晶体管中，以便针对每个第一晶体管生成第一平均栅源电压；由第一平均栅源电压对每个第二晶体管的栅极进行偏置；并且向每个公共节点递送等于对应于主电流的1/N的基础电流的参考电流。
此外，第二耦合链接被配置为向每个输出节点递送输出信号，输出信号的电平取决于参考电流的电平与穿过对应的第二晶体管的电流的电平之间的比较。
在每次上电时，穿过每个第二晶体管的电流的电平是相同的。
虽然直接从第一上电使得第一耦合链接处于其第一状态是可能的，然而，在第一上电期间使得第一耦合链接立即地处于其第一状态是优选的并且特别有利的。
实际上，在某些情况下完全可能的是，穿过第二晶体管的电流将非常接近于参考电流，可能然后导致比较中的不稳定性。
因此，在物理不可克隆功能的第一上电期间检测这些不稳定的比特以便能够关于其逻辑值做出决策是优选的。
这是为何在第一上电期间首先使第一耦合链接处于其中主电流(第二状态)在一个方向上被偏移或者参考电流(第三状态)在另一方向上被偏移的状态中优选的原因。
从硬件制造观点，优选的是，其是被偏移的主电流。
因此，根据一个实施例，第一耦合链接是可配置的，并且还能够根据命令采取第二状态，在第二状态中在域被供电时其能够：连续地生成起因于主电流和辅助电流的叠加的第一叠加电流并且然后起因于主电流和相反的辅助电流的叠加的第二叠加电流，或者第二电流并且然后第一电流；连续地分布N个第一晶体管中所叠加的电流中的每个电流，以便针对每个第一晶体管生成对应的第二平均栅源电压；通过所述对应的第二平均栅源电压对每个第二晶体管的栅极进行偏置；以及向每个公共节点递送等于所述基础电流的所述参考电流。
即便如此，对参考电流进行偏移也将是可能的。
因此，根据另一可能实施例，第一耦合链接是可配置的并且而且能够根据命令采取第三状态，在第三状态中，当所述域被供电时其能够进行以下各项的：生成所述主电流；将主电流分布在N个第一晶体管中以便针对每个第一晶体管生成所述第一平均栅源电压；通过所述第一平均栅源电压对每个第二晶体管的栅极进行偏置；以及连续地向每个公共节点递送起因于基础电流和辅助电流的叠加的第一电流并且然后起因于所述基础电流和相反的辅助电流的叠加的第二电流、或者第二电流并且然后第一电流，作为参考电流。
无论选择什么实施例，设备有利地包括：控制电路，其被配置为使第一耦合链接处于其第二或第三状态；以及处理器，其被配置为在每个输出节点的水平处分析与所述辅助电流相关联的输出信号的值以及与相反的辅助电流相关联的输出信号的值，以及在分贝与这两个输出信号值相关联的数字码的对应比特的两个逻辑值之间的不一致的情况下，关于数字码的对应比特的管理做出决策。
控制电路有利地被配置为在所述域的第一上电期间使得第一耦合链接处于其第二或第三状态，并且在其处于其第二或第三状态之后并且在任何后续上电期间使得第一耦合链接处于其第一状态。
在第一上电期间做出的所述决策然后对于第一上电的全部剩余部分并且对于任何后续上电是有效的。
此外，可以由处理器从以下决策或以下决策的组合中间做出该决策：数字码中的对应比特的忽视、或针对该比特的任意逻辑值的固定。
实际上，第一耦合链接可以包括可控制的辅助电流源，其被配置为生成辅助电流或相反的辅助电流。
此外，第一耦合链接被配置为根据二极管布置安装每个第一晶体管，并行连接所有第一晶体管，以及将第一晶体管的栅极连接到每个第二晶体管的栅极。
此外，第一耦合链接包括在其第一状态中在第一晶体管的栅极与每个公共节点之间连接的分流器电路。
分流器电路可以包括N个第一晶体管与每个公共节点之间所连接的电流镜。
即便如此，作为变型，有利的是，特别地为了减少电流消耗，分流器电路包括：主晶体管，其被连接到第一晶体管的栅极并且旨在施加所述主电流并且通过偏置电压在其栅极上被偏置；以及次晶体管，其被连接到每个共同电极，其栅极被连接到主晶体管的栅极并且被配置为向对应的公共节点提供等于主电流的1/N的所述偏置电流。
可控制的辅助电流源可以然后优选地被耦合到第一晶体管的栅极并且因此主晶体管的漏极。
根据一个实施例，其是用于制造物理不可克隆功能设备的示例性方法的结果，所述域包括沿着所述集合的每个MOS晶体管的至少一个附加晶体管，其沟道区域包括与所述至少一个附加的晶体管的源区域和漏区域的掺杂物相同导电类型的掺杂物。
事实上，该附加的晶体管具有起因于掺杂物注入已经执行所通过的固体晶片多晶硅层的蚀刻并且使获得所述集合的MOS晶体管的阈值电压的可变性成为可能的栅极。
并且，该附加的晶体管因此通常在整体时间上。
此外，其有利地有助于自从上文查看的物理不可克隆功能的不可检测性，例如知道该晶体管是正常晶体管还是始终开启晶体管是不可能的。
为了加宽阈值电压的随机分布，优选的是，所述集合的每个MOS晶体管在其两侧具有两个附加的晶体管。
做出的该决策可以包括忽视数字码中的对应比特或固定针对该比特的任意逻辑值或这两个决策的组合。
附图说明
本公开的其他优点和特点将在审查全部非限制性实现模式和实施例和附图的详细描述时变得明显，在附图中：
-图1至图19示意性地图示了各方面、实现模式以及实施例。
具体实施方式
在图1中，参考WF指派以划切各自包含集成电路IC的晶片的区域的线LDC的传统和已知方式的半导体晶片。
该集成电路IC此处包含域DD，其包含物理不可克隆功能设备DIS。
在其中和上制造各种设备DIS的基底可以是坚固基底，或者是绝缘硅(SOI)类型的基底。
此外，虽然该示例是完全非限制性的，但是此处以45纳米CMOS技术制造设备DIS。
图2示意性地图示了物理不可克隆功能设备DIS的可能的实施例。
该设备DIS包括呈现相应的阈值电压的随机分布的MOS晶体管集合TR1i、TR2j。
该MOS晶体管集合包括一组N个第一晶体管TR11-TR1N并且在该示例中K个第二晶体管TR21-TR2K，其使将所生成的代码的K比特的逻辑值定义作为物理不可克隆功能设备DIS的输出可能，如在下文中将更详细看到的。
阈值电压VT的随机分布DB1在图3中非常示意性地被图示，并且如在图4中所图示的，可以自身特别地通过开启状态中的晶体管的电流Ion与关闭状态中的晶体管的电流Ioff之间的比率Ion/Ioff的随机分布DB2。
在下文中将更详细地描述诸如这个的用于获得随机分布的示例性方法。
通过指示，在此处所描述的示例中，各个晶体管TR1i和TR2j的Ion电流的值在具有大约41％的偏差的631微安每微米的平均值周围变化。
当然，这仅是示例，并且在此所描述的实施例与值的任何随机分布兼容，无论该分布的扩散如何。
现在返回图1，应看到，每个第一晶体管TR1i(i从1到N变化)是根据二极管布置安装的nMOS晶体管，也就是说，其栅极通过例如金属化被链接到漏极。
所有第一晶体管TR1i并行连接在公共端子BGC与旨在接收参考电源电压(例如，接地GND)的参考电源端子B2之间。
一组第一晶体管TR1i通过第一耦合链接和公共节点NCj(j从1变化到K)被耦合到第二晶体管TR2j(j＝1到K)。
换句话说，存在公共节点与存在第二晶体管TR2j一样多。
此处，第一耦合链接包括例如由将公共端子BGC连接到k个第二晶体管TR2j的栅极的金属化造成的链路。
此外，每个第二晶体管TR2j被耦合在端子B2与对应的公共节点NCj之间。
此处，第一耦合链接还包括公共端子BGC与公共节点NCj中的每个公共节点NCj之间所连接的电流镜MR。
电流镜MR此处包括pMOS主晶体管参考TRP，其源被连接到旨在接收电源电压Vdd的电源端子B1。该主晶体管TRP以具有其栅极链接到其漏极的二极管方式被安装。
晶体管TRP的漏极被连接到公共端子BGC。
电流镜MR还包括各自被连接在电源端子B1与对应的公共节点NCj之间的K个次晶体管TRS1-TRSK。
次晶体管TRSj的栅极被连接到主晶体管TRP的栅极和漏极。
主晶体管TRP的大小与每个次晶体管TRSj的大小之间的比率等于N，也就是说第一晶体管TR1i的数目。
实际上，可以通过与次晶体管TRSj的大小实际上N倍一样大的晶体管TRP的大小或者通过例如并行连接的大小1的N个主晶体管来获得该大小比率。
此外，设备DIS包括每个公共节点NCj与所述设备DIS的对应的输出节点NSj之间的第二耦合链接。
在该示例中，这些第二耦合链接包括在每个公共节点NCj与每个输出节点NSj之间的比较器CMPj，其第一输入被连接到公共节点NCj、其第二输入旨在接收等于电源电压Vdd的一半的参考电压并且其输出被链接到输出节点NSj。
如在下文中将更详细地看到的，每个输出节点递送输出信号，其电平取决于由对应的次晶体管TRSj递送的参考电流的电平与穿过对应的第二晶体管TR2j的电流的电平之间的比较。
并且，将其逻辑值取决于输出信号的电平的比特与每个输出信号相关联将是可能的。
这些比特的全部集合然后形成由设备DIS所递送的唯一码。
现在更特别地对图5至图7进行参考，以图示对应于由设备DIS造成的唯一码的生成的示例的图2的设备的操作。
更特别地参考图5，看到当包括设备DIS的集成电路的域DD由电源电压Vdd供电时，主晶体管TRP生成被分布在N个第一晶体管TR11-TR1N中的主电流IP。
因此，每个第一晶体管TR1i由电流I1i穿过。
如果所有晶体管TTR1i是相同的，则这些电流I1i将是相同的。然而，由于这些晶体管呈现阈值电压的随机分布，因而这些电流I1i是不同的。
N个第一晶体管TR1i中的主电流的该分布针对每个第一晶体管并且因此在公共端子BGC的水平处生成第一平均栅源电压VGSM。
该平均栅源电压VGSM对每个第二晶体管TR2j的栅极进行偏置。当然，该电压VGSM大于晶体管的阈值电压。
每个第二晶体管TR2j由电流ITRj穿过。
此外，由于电流镜MR，每个次晶体管TRSj将参考电流IRj递送到对应的公共节点NCj。
该参考电流IRj(在本文中还被称为基础电流)对于每个晶体管TRSj相同并且对应于主电流IP的1/N。
还将注意到，电流IP对应于穿过N个第一晶体管TR1i的N个电流I1i之和。
因此，该电流IP的1/N表示穿过N个第一晶体管TR1i的电流的平均(即，平均值)。
参照晶体管集合TR1i和TR2j的阈值电压的随机分布，穿过第二晶体管TR2k或TR2j的电流可以位于参考电流IRj的一侧或另一侧，如在图6中所图示的。
因此，如果例如晶体管TR2k吸取其电平小于参考电流IRj的电平的电流ITRk，那么对应的公共节点NCk上升到大于Vdd/2的电压。
如果另一方面穿过第二晶体管TR2j的电流ITRj具有大于参考电流IRj电平的电平，那么对应的公共节点NCj的电压下降到Vdd/2以下。
因此，如在图7中所图示的，比较器CMPj验证穿过对应的第二晶体管TR2j的电流ITRj是不是小于针对所有次晶体管TRS1-TRSK相同的参考电流IRj。
如果情况是这样，则被递送到输出节点NSj的输出信号SSj具有V1伏特的电压，而在相反的情况中，其具有零电压。
在第一情况下，由物理不可克隆功能所递送的代码的对应比特bj的值等于1，而在第二情况下其等于0。
在图2的设备的电流镜利用分流器电路BLCD被替换的意义上，图8中所图示的设备DIS的实施例与图2中所图示的不同。
该分流器块包括N为1的大小比例中的主晶体管TRP和辅助晶体管TRS1-TRSK。然而，在该电路BLCD中，pMOS晶体管TRP和TRS1-TRSK的栅极全部被链接并且旨在由偏置电压Vbias偏置，其可以通常等于小于固定电压值(例如，1伏特)的Vdd。
现在对图9进行参考来描述图8的设备的操作。
该操作与参考图5所描述的操作基本上类似。
更精确地，当设备由电源电压Vdd供电并且分流器电路的晶体管的栅极由电压Vbias偏置时，主晶体管TRP施加被分布在N个第一晶体管TR11-TR1N中的主电流IP。第一平均(即，平均值)栅源电压VGSM对第二晶体管TR21-TR2K的栅极进行偏置。
后者由电流ITRj穿过，并且被递送到每个公共节点NCj的参考电流IRj与此处再次对应于主电流IP的1/N的基础电流相同并且相等。
然而，与先前的实施例对比，由于偏置电压Vbias，该实施例使得调节电流IP的值并且因此减小设备的消耗成为可能。
此外，当前IP的值使得还调节第一平均栅源电压VGSM的值成为可能，其当其接近晶体管TR21-TR2K的阈值电压时，使得加宽穿过第二晶体管TR2j的个体电流ITRj的值的分布可能。
这给予了物理不可克隆功能设备DIS的可变性的附加度。
由图8的设备DIS递送的数字码的比特的值的确定与参考图7中所解释的相似。
现在更特别地对图10进行参考以图示物理不可克隆功能设备DIS的另一实施例。
该实施例通过以下事实与图8的实施例不同：第一耦合链接还包括由控制电路MCM递送的控制信号SC可控制的辅助电流源SCA，其能够在公共端子BGC上递送辅助电流或相反的辅助电流。
当辅助电流源SCA被去激活时(示意性地对应于开关SW打开)，第一耦合链接然后处于对应于图8中所图示的那样的第一状态。
另一方面，当辅助电流源SCA被激活时(对应于开关SW闭合)，第一耦合链接然后处于第二状态，如在图11中所图示的。
图10和图11的该实施例使检测由其值可能不稳定并且不可重复的设备DIS所递送的数字码的比特成为可能。
实际上，如在图12中所图示的，当设备DIS处于其第一状态(图10)或者当其根本不装备有任何辅助电流源SCA时，对于某些第二晶体管而言可能非常好地发生，穿过他们的电流ITRj具有接近于参考电流IRj电平的电平。
在这种情况下，比较器CMPj的特性可能导致给定从一个上电到另一个上电的不稳定或不可重复的值的比较。
情况就是这样，例如，如在图12中所图示的，对于穿过第二晶体管TR23、TR26和TR210的电流ITR3、ITR6和ITR10的比特b3、b6和b10具有非常接近于参考电流IRj的值的值。
如在图12中所图示的，理论上，这些比特b3、b6和b10的逻辑值分别等于1、1、0。
然而，例如由于比较不稳定性，因而这些逻辑值可以从一个上电切换到另一个。
图10和图11的实施例设想辅助电流源SCA的使用，使得检测这些比特并且关于其值的管理做出决策成为可能。
这可以在设备DIS的第一上电期间有利地被执行。
在该方面，如在图13中所图示的，在该第一上电期间，辅助电流源SCA被控制以便递送被叠加在主电流IP上的辅助电流IX，该叠加电流被分布在N个第一晶体管TR11-TR1N中。
这生成第二平均栅源电压VGSM2，其将对第二晶体管TR21-TR2K的栅极进行偏置。
另一方面，参考电流IRj的值保持等于对应于主电流IP的1/N的基础电流。
但是，由于主电流IP的电平处的该电流偏移，穿过第二晶体管TR21-TR2K的电流的分布被偏移到参考电流IRj的值的左边，如在图15的左上部分中所图示的。
因此，比特b3、b6和b10的逻辑值相应地等于0。
在下文中，在相反的方向上开始进行主电流IP的水平处的偏移，如在图14中所图示的。
换句话说，辅助电流源SCA然后被控制以便递送辅助电流IX的相反的-IX。
因此，被分布在N个第一晶体管TR11-TR1N中的叠加电流等于IP-IX，其在公共端子BGC处生成平均(即，平均值)栅源电压VGSM3。
这里此外，参考电流IRj的电平保持等于对应于主电流IP的1/N的基础电流。
然而，如在图15的右上部分中所图示的，这时候穿过第二晶体管TR2j的个体电流ITRj的分布被偏移到参考电流IRj的右边，因此这协商比特b3、b6和b10上的逻辑值1。
处理器MTR(图10、图11、图13和图14)将然后逐位比较被递送到设备DIS的输出节点NSj的数字码KEY，以便标记其逻辑值已经在分布的向右偏移与向左偏移之间改变的比特。
如在图15中所图示的，处理器执行步骤140中的该比较并且递送代表该比较的结果的比较信号SDj(图10、图11、图13和图14)。
在该方面，处理器MTR可以包括逻辑电路。
在该示例中，比特b3、b6和b10已经由十字架标记并且标注。
然后，处理器MTR关于这些不稳定比特的管理做出决策(图15的步骤141)。
在该方面，三个方案是例如可能的。
第一方案包括忽视由设备DIS递送的数字码中的这些不稳定比特。
在这种情况下，数字码KEY1不包括比特b3、b6和b10。
另一方案包括协商这些比特b3、b6和b10上的任意逻辑值。
因此，如果逻辑值1被协商在不稳定的位上，则获得数字码KEY2，而如果逻辑值0被协商在这些位上，则获得数字码KEY3。
选择为方案、先前的三个方案的任意组合也是可能的。
并且，该决策被存储在设备DIS中。
在做出的该决策的完成时，设备DIS可以然后返回对应于图10中所图示的其第一状态，并且关于不稳定的位做出的决策在下文中保持存储并且有效。
其在其不再需要使设备DIS置于其第二状态以便开始进行电流的偏移的所有后续上电期间是有效的。
然后，获得从一个上电到另一个完美地可重复的数字码。
虽然在图10和图11的实施例中，电压源SCA被连接在公共端子BGC的电平处，这对于实现是特别简单的，但是然而，作为连接每个次级pMOS晶体管TRSj的漏极的电平处的辅助电压源SCA的变型将是可能的(图16)。
并且，在这种情况下，这时候其将是将被偏移以便然后被置于第三状态中的设备DIS连续地递送等于基础电流IRj增加辅助电流IX或减小该辅助电流IX的参考电流。
并且，不稳定比特的检测的结果将然后与在上文中描述的类似。
当然，虽然已经仅在第二或第三状态中描述辅助电流IX并且然后由辅助电流源造成的其相反的递送，但是将完全可以想象首先递送辅助电流的相反并且然后递送辅助电流。
由设备DIS所生成的数字码独立于温度条件和老化条件，这是因为该设备DIS的所有晶体管经受相同温度变化和相同老化，并且因为无论如何，次级晶体管的栅极的偏置和参考电流的生成由穿过呈现随机修改的阈值电压的各种晶体管的电流的平均而造成。
现在更特别地参考图17至图19以图示设备DIS的制造的非限制性示例，这使以简单的方式获得阈值电压的随机分布成为可能。
如在图17中所图示的，制造方法包括在介电层2(例如，二氧化硅)的半导体晶片WF的全部的基底上的形成之后，多晶硅层(多晶硅)3的形成。
方法还包括具有开口40的掩模4(例如，树脂掩模)的该多晶硅层3上的形成。
如在图18中所图示的，这些开口40位于沿着未来的第一晶体管TR1i和未来的第二晶体管TR2i。
然后，在具有与未来的MOS第一晶体管和第二晶体管的集合的源区域和漏区域相同导电类型的掺杂物的晶片WF的基底中开始进行初始注入IMP。
因此，如果第一晶体管和第二晶体管是nMOS晶体管，则开始进行例如砷或磷的注入是可能的，而如果第一MOS晶体管和第二MOS晶体管是pMOS晶体管，则开始进行硼注入是可能的。
位于树脂保护多晶硅层3的区域下面的半导体晶片的基底1的区域未直接地经历掺杂物IMP的注入。
另一方面，由于漏极界限和颗粒的定向的多晶硅的结晶结构的存在，掺杂物IMP的注入由在沿着开口40位于的基底区域中、通常倾斜小于45°角的横向注入来表现。
因此，如在图17中所图示的，获得初始注入区域RPI，其悬在多晶硅层3的未覆盖部分的每侧上。
掩模4然后被收回并且MOS晶体管以这样的方式沿着所述未覆盖的多晶硅部分并且以常规和已知方式被形成：如在图18中所图示的，每个第一或第二晶体管TR1i在基底中具有包含初始注入区域的一部分的有源区域。
事实上，如在图19中看到，由于例如利用砷的初始注入IMP，因而MOS晶体管TR1i的沟道区域ZC已经接收初始砷注入的一部分并且其长度已经因此关于标准晶体管被修改，这已经导致其阈值电压的修改。
并且，在多晶硅层的形成期间，已经以随机的方式获得颗粒的大小、其位置、其定向和颗粒界限，通过多晶硅层的掺杂物的初始注入已经随机地修改所有第一晶体管和第二晶体管的阈值电压。
这例如在图19中看到，其中第一相邻晶体管TR1i+1的沟道区域ZC与第一晶体管TR1i的沟道区域不同。
因此，此处已经确保这些晶体管的阈值电压的随机分布。
此外，在MOS晶体管的常规制造期间，通过开口40暴露于注入的多晶硅层3的部分已经导致位于具有经修改的阈值电压的两个晶体管之间的附加的晶体管栅极TRSS的形成。并且，参照该初始注入，这些附加晶体管已经变为始终开启晶体管，这是因为其沟道区域ZCS包含与其源区域RSS和漏区域RDD的那些掺杂物相同类型的掺杂物。
并且，其存在使集成电路内的物理不可克隆功能的存在的可检测性更加困难，这是因为从上文看，知道晶体管TRSS是常规晶体管还是始终开启“假”晶体管是不可能的。
当然，虽然通过将开口放置在该未来的MOS晶体管的一侧来随机地修改MOS晶体管的阈值电压将是可能的，但是通过起因于该第一MOS晶体管或这些第二MOS晶体管的每侧的倾斜注入的两个附加晶体管跨在MOS晶体管上是优选的。这使进一步加宽阈值电压的随机分布成为可能。
通过指示，如在图18中所图示的，装饰图案的开口的大小与多晶硅层的高度相兼容以便获得该倾斜的注入。通过指示，以45纳米技术并且利用可以具有从50纳米到80纳米变化的长度的颗粒，选择通过大约70纳米的宽度W1悬在晶体管的有源区域ZA上面并且通过70纳米的长度L1悬在附加的晶体管TRS的未来栅极GRS的开口是可能的。选择针对砷或磷的从30keV到110keV(例如，50keV)或针对硼的从10keV到50keV(例如，20keV)变化的注入能量是可能的。
本公开内容不限于刚刚已经描述的实现模式和实施例，而是包括其所有变型。
因此，第一晶体管TR1i和第二晶体管TR2j可以是pMOS晶体管。
电流镜MP或分流器电路BLCD的晶体管TRP和TRSj可以是常规晶体管，或者是具有随机地修改的阈值电压的晶体管。
晶体管TR1i和TR2j可以有利地在集成电路内被分组在一起。

Claims (14)

1.一种集成电路，其特征在于，包括：
域，其包括物理不可克隆功能设备，所述物理不可克隆功能设备包括呈现相应的阈值电压的随机分布的MOS晶体管集合；
第一耦合链接，其经由公共节点将所述MOS晶体管集合中的一组N个第一晶体管和所述MOS晶体管集合中的第二晶体管耦合；
第二耦合链接，其在所述公共节点与所述物理不可克隆功能设备的输出节点之间，其中所述第一耦合链接被配置为：
当所述域被供电时并且当所述第一耦合链接处于第一状态时，生成主电流并且将所述主电流分布在所述一组N个第一晶体管中，以便针对每个第一晶体管生成第一平均栅源电压；
通过所述第一平均栅源电压对所述第二晶体管的栅极进行偏置；以及
向所述公共节点递送参考电流，其中所述参考电流等于对应于所述主电流的1/N的基础电流，并且其中所述第二耦合链接被配置为向所述输出节点递送输出信号，所述输出信号取决于所述参考电流与穿过所述第二晶体管的电流之间的比较。
2.根据权利要求1所述的集成电路，其特征在于所述第一耦合链接还被配置为：
当所述域被供电时并且当所述第一耦合链接处于第二状态时，生成由所述主电流和辅助电流的叠加而造成的第一叠加电流；
当所述域被供电时并且当所述第一耦合链接处于第二状态时，生成由所述主电流和相反的辅助电流的叠加而造成的第二叠加电流，其中生成所述第一叠加电流和所述第二叠加电流将所述第一叠加电流和所述第二叠加电流分布在所述一组N个第一晶体管中，以便生成针对每个第一晶体管的第二平均栅源电压；
通过所述第二平均栅源电压对所述第二晶体管的所述栅极进行偏置；以及
向所述公共节点递送等于所述基础电流的所述参考电流。
3.根据权利要求2所述的集成电路，其特征在于所述第一耦合链接还包括可控制的辅助电流源，所述可控制的辅助电流源被配置为生成所述辅助电流或所述相反的辅助电流。
4.根据权利要求3所述的集成电路，其特征在于所述可控制的辅助电流源被耦合到所述一组N个第一晶体管的栅极。
5.根据权利要求1所述的集成电路，其特征在于所述第一耦合链接还被配置为：
当所述域被供电时并且当所述第一耦合链接处于第三状态时，生成所述主电流；
将所述主电流分布在所述一组N个第一晶体管中，以便生成针对每个第一晶体管的所述第一平均栅源电压；
通过所述第一平均栅源电压对所述第二晶体管的所述栅极进行偏置；以及
向所述公共节点递送所述参考电流，所述参考电流包括由所述基础电流和辅助电流的叠加而造成的第一电流，所述参考电流还包括由所述基础电流和相反的辅助电流的叠加而造成的第二电流。
6.根据权利要求5所述的集成电路，其特征在于所述物理不可克隆功能设备包括：
控制电路，其被配置为将所述第一耦合链接置于第二状态或第三状态；以及
处理器，其被配置为分析与所述辅助电流相关联的所述输出信号以及与所述相反的辅助电流相关联的所述输出信号，并且如果响应于分别与关联于所述辅助电流的所述输出信号以及关联于所述相反的辅助电流的所述输出信号相关联的数字码的比特的逻辑值之间的不一致，管理所述数字码的所述比特。
7.根据权利要求6所述的集成电路，其特征在于所述控制电路被配置为：
在所述域的第一上电期间，将所述第一耦合链接置于所述第二状态或所述第三状态；以及
在所述第一耦合链接处于所述第二状态或所述第三状态之后并且在后续上电期间，将所述第一耦合链接置于所述第一状态，其中在所述第一上电期间管理所述数字码的所述比特对于所述后续上电是有效的。
8.根据权利要求6所述的集成电路，其特征在于所述处理器被配置为：通过忽视所述数字码的所述比特、固定针对所述数字码的所述比特的任意逻辑值或其组合，来管理所述数字码的所述比特。
9.根据权利要求1所述的集成电路，其特征在于所述第一耦合链接被配置为：
根据二极管布置来安装所述一组N个第一晶体管中的每个第一晶体管；
并行连接所述一组N个第一晶体管；以及
将所述一组N个第一晶体管的栅极连接到所述第二晶体管的所述栅极，其中所述第一耦合链接包括分流器电路，当所述第一耦合链接处于所述第一状态时，所述分流器电路被连接在所述第一晶体管的所述栅极与所述公共节点之间。
10.根据权利要求9所述的集成电路，其特征在于所述分流器电路包括所述一组N个第一晶体管与所述公共节点之间连接的电流镜。
11.根据权利要求9所述的集成电路，其特征在于所述分流器电路包括被连接到所述一组N个第一晶体管的所述栅极的主晶体管，所述主晶体管被配置为施加所述主电流并且由偏置电压进行偏置；其中所述分流器电路还包括被连接到所述公共节点的次晶体管，其中所述次晶体管的栅极被连接到所述主晶体管的所述栅极并且被配置为将所述基础电流提供到所述公共节点。
12.根据权利要求1所述的集成电路，其特征在于所述域包括沿着所述MOS晶体管集合中的每个MOS晶体管的附加晶体管，其中所述MOS晶体管集合的沟道区域包括与所述附加晶体管的源区域和漏区域的掺杂物具有相同导电类型的掺杂物。
13.根据权利要求12所述的集成电路，其特征在于所述MOS晶体管集合中的每个MOS晶体管在其两侧具有两个附加的晶体管。
14.根据权利要求1所述的集成电路，其特征在于N大于10。
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