CN207352481U - 自适应量程转速调理电路 - Google Patents

Abstract

本实用新型涉及一种自适应量程转速调理电路，包括信号发生电路、信号调节电路、DAC输出电压参考电路和DSP数字自适应调整电路。本实用新型还公开一种自适应量程转速调理方法。由于引入12 BIT位DAC输出作为比较器参考，比较精度可以达到1/4096，引入迟滞比较器使得转速信号上升沿和下降沿阈值不同避免了过零比较误差，由于采用DSP数字只适应调整算法，系统会自动寻找最佳的比较电平与转速信号进行对比，避免手动调节档位。该自适应转速调理电路具有电路连接简洁，无过零误差，调节精度高，数字自适应调节等显著优点。

Description

自适应量程转速调理电路

技术领域

本实用新型涉及一种转速调理电路，具体涉及一种自适应量程转速调理电路及调理方法。

背景技术

现有的转速调理电路一般采用电位调节芯片调节电位并采用多级运放比较电路来进行电位调节，调节精度低，调节电路复杂，需要手动设施量程的情况。中国专利公开号CN204517772U，公开日为2015年07月29日，名为转速调理电路的实用新型专利中公开了一种转速调理电路，采用粗调和细调多级调理并采用只能提供有限档位电位输出的电位器来调节阻值，只能实现有限档位调节，电路多级连接复杂，需要手动调节适应转速信号幅值范围并且调节精度有限。

实用新型内容

本实用新型的目的是针对现有转速调理电路只能实现有限档位调节，电路多级连接复杂，需要手动调节适应转速信号幅值范围并且调节精度有限的缺陷。提供一种高精度平滑档位调节，电路简洁，无过零误差自适应转速信号调理电路及调理方法。

为实现上述目的，本实用新型公开了如下技术方案：

一种自适应量程转速调理电路，包括信号发生电路、信号调节电路、DAC输出电压参考电路和DSP数字自适应调整电路：

所述信号发生电路连接到信号调理电路输入端，所述信号调理电路由电阻由分压电路、输入保护电路和迟滞比较电路组成，分压电路取得的分压连接到输入保护电路，进而连接到迟滞比较电路中的比较器电路的负向信号输入端；迟滞比较电路将比较器的负端输入信号与比较器的正端电压参考信号进行对比，负端信号电压幅值比正端大则迟滞比较器电路输出低电平信号，反之输出高电平信号；DSP自适应调整电路由可编程FPGA器件实现，该电路包含一路时钟信号输入，一组12BIT数字信号输出，和一路信号输入检波电路，由FPGA疏忽12BIT数字信号接入的DAC数字输入端；DAC输出端输出参考电压，DAC输出电压参考电路连接迟滞比较电路中的比较器电路的正向信号输入端，为迟滞比较电路提供迟滞比较电压参考；一路时钟参考电路输入给FPGA，给数字电路提供时钟参考；迟滞比较电路输出一路方波信号，连接到FPGA信号输入检波电路。

进一步的，所述信号发生电路以接近开关传感器生成的电压信号输出转速信号；

接近开关传感器信号电路包括：一路24V电压源电路连接到传感器电源供电端口，传感器信号输出端口，为电源提供电流回路和参考0电位地端口。

进一步的，所述信号调理电路的分压电路包括电阻R683和电阻R685，R683的1脚连接到信号发生电路的信号输出端口，R683的2脚连接R685的1脚，R685的2脚连接到0V；输入保护电路包括双二极管D75，D75的1脚连接到0V，2脚连接到电源，3脚连接到R685的1脚；迟滞比较电路包括稳压器U126，电阻R684、R678、R679、R680,R684的1脚连接R685的1脚，R684的2脚连接到U126的3脚，U126的1脚连接R678的2脚，R678的1脚连接参考电压，R679的1脚连接R678的2脚，R679的2脚连接U126的4脚组成迟滞比较电路。

进一步的，所述比较器芯片型号为LMV331M5。

进一步的，所述DAC输出电压参考电路包括I2C数据通信总线和DAC，DAC的第2脚为I2C时钟信号，DAC的第3脚为I2C的DATA信号连接FPGA,FPGA输出数字参考信号，DAC的第6管脚输出模拟电压参考信号。

进一步的，所述DAC型号为AD5622BKSZ-2REEL7。

进一步的，所述DSP自适应调整电路的FPGA型号为XC7020。

本实用新型还公开一种自适应量程转速调理方法，包括如下步骤：

S1、信号发生电路发生一个信号输入自适应调整电路；

S2、对该信号进行第一步分压，使得分压后的电路在迟滞比较器处理的电压范围内；

S3、使用钳位电路使得输入到比较器的信号在迟滞比较器电压围内，如果有超出该范围的信号输入，钳位电路会强制钳位在该范围内；

S4、迟滞比较器会对输入信号和DAC输出参考电压进行比较，将输入的交流信号整形成标准的方波信号；

S5、FPGA接受方波信号，使用定时器计算方波信号的高电平的时间和低电平的时间，来计算该方波的频率，以达到测量键相型号的目的；

S6、如果FPGA只识别到高电平，就会判断键相信号最大值比键相信号小，就会通过I2C总线输出降低一级的数字信号给到DAC，DAC输出降低一级的模拟参考信号来和输入键相信号对比，直到FPGA能识别到正常的方波中的高电平和低电平为止；

S7、如果FPGA只识别到低电平，就会判断键相信号的最小值比参考信号大，就会通过I2C总线输出提高一级的数字信号到DAC，DAC输出提高一级的模拟参开信号来和输入键相信号对比，直到FPGA能识别到正常的方波中的高电平和低电平为止，以此来达到自适应转速调理的目标。

本实用新型公开的一种自适应量程转速调理电路及调理方法，由于引入12BIT位DAC输出作为比较器参考，比较精度可以达到1/4096，引入迟滞比较器使得转速信号上升沿和下降沿阈值不同避免了过零比较误差，由于采用DSP数字只适应调整算法，系统会自动寻找最佳的比较电平与转速信号进行对比，避免手动调节档位。该自适应转速调理电路具有电路连接简洁，无过零误差，调节精度高，数字自适应调节等显著优点。

附图说明

图1：自适应转速调节电路原理框图，

图2：信号发生电路原理图，

图3：信号调理电路原理图，

图4：DAC参考输出电路原理图，

图5：DSP自适应调流程图。

图6：FPGA实现的数字TTL电路。

具体实施方式

下面将对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

本实用新型的核心是提供一种高精度平滑档位调节，电路简洁，无过零误差自适应转速信号调理电路及调理方法。

请参见图1。一种自适应量程转速调理电路，包括信号发生电路、信号调节电路、DAC输出电压参考电路和DSP数字自适应调整电路：

所述信号发生电路连接到信号调理电路输入端，所述信号调理电路由电阻由分压电路、输入保护电路和迟滞比较电路组成，分压电路取得的分压连接到输入保护电路，进而连接到迟滞比较电路中的比较器电路的负向信号输入端；迟滞比较电路将比较器的负端输入信号与比较器的正端电压参考信号进行对比，负端信号电压幅值比正端大则迟滞比较器电路输出低电平信号，反之输出高电平信号；DSP自适应调整电路由可编程FPGA器件实现，该电路包含一路时钟信号输入，一组12BIT数字信号输出，和一路信号输入检波电路，由FPGA疏忽12BIT数字信号接入的DAC数字输入端；DAC输出端输出参考电压，DAC输出电压参考电路连接迟滞比较电路中的比较器电路的正向信号输入端，为迟滞比较电路提供迟滞比较电压参考；一路时钟参考电路输入给FPGA，给数字电路提供时钟参考；迟滞比较电路输出一路方波信号，连接到FPGA信号输入检波电路。

见图2，在本实用新型的一种实施例中，所述信号发生电路以接近开关传感器生成的电压信号输出转速信号；

接近开关传感器信号电路包括：一路24V电压源电路连接到传感器电源供电端口，传感器信号输出端口，为电源提供电流回路和参考0电位地端口。

见图3，在本实用新型的一种实施例中，所述信号调理电路的分压电路包括电阻R683和电阻R685，R683的1脚连接到信号发生电路的信号输出端口，R683的2脚连接R685的1脚，R685的2脚连接到0V；输入保护电路包括双二极管D75，D75的1脚连接到0V，2脚连接到电源，3脚连接到R685的1脚；迟滞比较电路包括稳压器U126，电阻R684、R678、R679、R680,R684的1脚连接R685的1脚，R684的2脚连接到U126的3脚，U126的1脚连接R678的2脚，R678的1脚连接参考电压，R679的1脚连接R678的2脚，R679的2脚连接U126的4脚组成迟滞比较电路。

在本实用新型的一种实施例中，所述比较器芯片型号为LMV331M5。

见图4，在本实用新型的一种实施例中，所述DAC输出电压参考电路包括I2C数据通信总线和DAC，DAC的第2脚为I2C时钟信号，DAC的第3脚为I2C的DATA信号连接FPGA,FPGA输出数字参考信号，DAC的第6管脚输出模拟电压参考信号。

在本实用新型的一种实施例中，所述DAC型号为AD5622BKSZ-2REEL7。

信号调理电路由分压电路(由R683和R685串联)，取R685分得的电压连接到输入保护电路(使用二极管D75钳位)，连接到迟滞比较电路(由比较器LMV331M5和电阻R678、R679组成)，迟滞比较电压参考电路4由R678连接DAC参考电路的输出提供。

见图5，在本实用新型的一种实施例中，所述DSP自适应调整电路的FPGA型号为XC7020。DSP自适应调整电路通过迟滞比较器输出电路连接到XC7020，由数字算法(DSP自适应调流程图)判断转速调理信号是否在合适范围及控制DAC输出参考电压大小。

见图6，DSP自适应调整电路包括如图6的数字电路，迟滞比较电路中的U126的第4脚输出方波信号到数字电路的输入端，数字电路根据输入的信号自动判断输入信号然后调整输出给DAC的参考电压，来达到自适应调整的目的。

本实用新型还公开一种自适应量程转速调理方法，包括如下步骤：

S1、信号发生电路发生一个信号输入自适应调整电路；

S2、对该信号进行第一步分压，使得分压后的电路在迟滞比较器处理的电压范围内；

S3、使用钳位电路使得输入到比较器的信号在迟滞比较器电压围内，如果有超出该范围的信号输入，钳位电路会强制钳位在该范围内；

S4、迟滞比较器会对输入信号和DAC输出参考电压进行比较，将输入的交流信号整形成标准的方波信号；

S5、FPGA接受方波信号，使用定时器计算方波信号的高电平的时间和低电平的时间，来计算该方波的频率，以达到测量键相型号的目的；

S6、如果FPGA只识别到高电平，就会判断键相信号最大值比键相信号小，就会通过I2C总线输出降低一级的数字信号给到DAC，DAC输出降低一级的模拟参考信号来和输入键相信号对比，直到FPGA能识别到正常的方波中的高电平和低电平为止；

S7、如果FPGA只识别到低电平，就会判断键相信号的最小值比参考信号大，就会通过I2C总线输出提高一级的数字信号到DAC，DAC输出提高一级的模拟参开信号来和输入键相信号对比，直到FPGA能识别到正常的方波中的高电平和低电平为止，以此来达到自适应转速调理的目标。

相比背景技术中介绍的内容，本实用新型由于引入12BIT位DAC输出作为比较器参考，比较精度可以达到1/4096.引入迟滞比较器使得转速信号上升沿和下降沿阈值不同避免了过零比较误差，由于采用DSP数字只适应调整算法。系统会自动寻找最佳的比较电平与转速信号进行对比，避免手动调节档位。该自适应转速调理电路具有电路连接简洁，无过零误差，调节精度高，数字自适应调节等显著优点。

以上所述仅是本实用新型的优选实施方式，而非对其限制；应当指出，尽管参照上述各实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，其依然可以对上述各实施例所记载的技术方案进行修改，或对其中部分或者全部技术特征进行等同替换；而这些修改和替换，并不使相应的技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (7)

1.自适应量程转速调理电路，其特征在于，包括信号发生电路、信号调节电路、DAC输出电压参考电路和DSP数字自适应调整电路：

所述信号发生电路连接到信号调理电路输入端，所述信号调理电路由电阻由分压电路、输入保护电路和迟滞比较电路组成，分压电路取得的分压连接到输入保护电路，进而连接到迟滞比较电路中的比较器电路的负向信号输入端；迟滞比较电路将比较器的负端输入信号与比较器的正端电压参考信号进行对比，负端信号电压幅值比正端大则迟滞比较器电路输出低电平信号，反之输出高电平信号；DSP自适应调整电路由可编程FPGA器件实现，该电路包含一路时钟信号输入，一组12BIT数字信号输出，和一路信号输入检波电路，由FPGA疏忽12BIT数字信号接入的DAC数字输入端；DAC输出端输出参考电压，DAC输出电压参考电路连接迟滞比较电路中的比较器电路的正向信号输入端，为迟滞比较电路提供迟滞比较电压参考；一路时钟参考电路输入给FPGA，给数字电路提供时钟参考；迟滞比较电路输出一路方波信号，连接到FPGA信号输入检波电路。

2.根据权利要求1所述的自适应量程转速调理电路，其特征在于，所述信号发生电路以接近开关传感器生成的电压信号输出转速信号；

接近开关传感器信号电路包括：一路24V电压源电路连接到传感器电源供电端口，传感器信号输出端口，为电源提供电流回路和参考0电位地端口。

3.根据权利要求1所述的自适应量程转速调理电路，其特征在 于，所述信号调理电路的分压电路包括电阻R683和电阻R685，R683的1脚连接到信号发生电路的信号输出端口，R683的2脚连接R685的1脚，R685的2脚连接到0V；输入保护电路包括双二极管D75，D75的1脚连接到0V，2脚连接到电源，3脚连接到R685的1脚；迟滞比较电路包括稳压器U126，电阻R684、R678、R679、R680,R684的1脚连接R685的1脚，R684的2脚连接到U126的3脚，U126的1脚连接R678的2脚，R678的1脚连接参考电压，R679的1脚连接R678的2脚，R679的2脚连接U126的4脚组成迟滞比较电路。

4.根据权利要求3所述的自适应量程转速调理电路，其特征在于，所述比较器芯片型号为LMV331M5。

5.根据权利要求1所述的自适应量程转速调理电路，其特征在于，所述DAC输出电压参考电路包括I2C数据通信总线和DAC，DAC的第2脚为I2C时钟信号，DAC的第3脚为I2C的DATA信号连接FPGA,FPGA输出数字参考信号，DAC的第6管脚输出模拟电压参考信号。

6.根据权利要求5所述的自适应量程转速调理电路，其特征在于，所述DAC型号为AD5622BKSZ-2REEL7。

7.根据权利要求1所述的自适应量程转速调理电路，其特征在于，所述DSP自适应调整电路的FPGA型号为XC7020。