CN207321393U - Fpga和工业相机 - Google Patents

Abstract

本实用新型公开了一种FPGA和工业相机，属于机器视觉技术领域。所述FPGA包括：图像信号处理ISP子系统、媒体接入控制器MAC子系统和以太网物理层PHY模块；所述ISP子系统的输入端用于与图像采集传感器的输出端相连，所述ISP子系统的输出端与MAC子系统的输入端相连，所述MAC子系统的输出端与以太网PHY模块的输入端相连，所述以太网PHY模块的输出端用于与所述FPGA外部的以太网PHY芯片相连。在FPGA中设置以太网PHY模块，通过以太网PHY模块将并行的第三多媒体数据转换为串行的第四多媒体数据，向以太网PHY芯片传输第四多媒体数据，从而使得FPGA能够支持高传输带宽的数据传输。

Description

FPGA和工业相机

技术领域

本实用新型涉及机器视觉技术领域，特别涉及一种FPGA和工业相机。

背景技术

为了提高安全性，很多场所都安装工业相机，通过工业相机录制多媒体数据，并将录制的多媒体数据存储在主机中，从而方便用户后续浏览。其中，工业相机包括图像采集传感器、FPGA(Field－Programmable Gate Array，可编程逻辑器件)和以太网PHY(PhysicalLayer，物理层)芯片。图像采集传感器的输出端与FPGA的输入端相连，FPGA的输出端与以太网PHY芯片的输入端相连，以太网PHY芯片的输出端用于与主机相连。FPGA用于对图像采集传感器采集的多媒体数据进行预处理，并向以太网PHY芯片输出处理后的多媒体数据。

现有技术中的FPGA包括ISP(Image Signal Processing，图像信号处理)、MAC(Media Access Control，媒体接入控制器)和RGMII(Reduced Gigabit MediaIndependent Interface，简化的吉比特媒体独立接口)接口；ISP的输入端用于与图像采集传感器的输出端相连，ISP的输出端与MAC的输入端相连，MAC的输出端与RGMII接口的输入端相连，RGMII接口的输出端用于与以太网PHY芯片的输入端相连。

ISP，用于接收图像采集设备采集的第一多媒体数据，向MAC输出基于第一多媒体数据进行预处理得到的第二多媒体数据。MAC，用于接收第二多媒体数据，通过RGMII接口向以太网PHY芯片输出对第二多媒体数据进行MAC封装得到的第三多媒体数据。

在实现本实用新型的过程中，设计人发现现有技术至少存在以下问题：

人们对图像采集传感器的分辨率以及帧率要求越来越高，当图像采集传感器的分辨率以及帧率提高时，图像采集传感器会采集多路第一多媒体数据，此时ISP就需要将多路第一多媒体数据拼接为一路多位宽的并行数据并输出至以太网PHY芯片，然而有些以太网PHY芯片不支持并行数据的接收，从而导致FPGA无法支持高传输带宽的数据传输。

发明内容

为了解决现有技术的问题，本实用新型提供了一种FPGA和工业相机。技术方案如下：

第一方面，本实用新型提供了一种可编程逻辑器件FPGA，所述FPGA包括：图像信号处理ISP子系统、媒体接入控制器MAC子系统和以太网物理层PHY模块；

所述ISP子系统的输入端用于与图像采集传感器的输出端相连，所述ISP子系统的输出端与MAC子系统的输入端相连，所述MAC子系统的输出端与所述以太网PHY模块的输入端相连，所述以太网PHY模块的输出端用于与所述FPGA外部的以太网PHY芯片相连；

所述ISP子系统，用于接收所述图像采集传感器传输的多路第一多媒体数据，向所述MAC子系统输出基于所述多路第一多媒体数据得到的第二多媒体数据，所述第二多媒体数据为多比特位宽的并行数据；

所述MAC子系统，用于接收所述第二多媒体数据，向所述以太网PHY模块输出对所述第二多媒体数据进行封装得到的第三多媒体数据；

所述以太网PHY模块，用于接收所述第三多媒体数据，向所述以太网PHY芯片输出对所述第三多媒体数据进行并串转换得到的第四多媒体数据。

在一个可能的实现方式中，所述PHY模块包括：以太网物理子层PCS和物理介质接入子层PMA；

所述PCS的输入端与所述MAC子系统的输出端相连，所述PCS的输出端与所述PMA的输入端相连，所述PMA的输出端用于通过所述PMA内部的网络协议接口与所述以太网PHY芯片相连；

所述PCS，用于接收所述第三多媒体数据，向所述PMA输出对所述第三多媒体数据进行编码处理得到的第五多媒体数据；

所述PMA，用于接收所述第五多媒体数据，通过所述网络协议接口向所述以太网PHY芯片输出对所述第五多媒体数据进行并串转换得到的第四多媒体数据。

在一个可能的实现方式中，所述FPGA还包括：图像数据传输协议GVSP子系统和控制指令传输协议GVCP子系统；

所述GVSP子系统的输入端与所述ISP子系统的输出端相连，所述GVSP子系统的输出端与所述MAC子系统的一个输入端相连；所述GVCP子系统的输出端与所述MAC子系统的另一个输入端相连；

所述GVSP子系统，用于接收所述第二多媒体数据，向所述MAC子系统输出对所述第二多媒体数据进行封装得到的第六多媒体数据；

所述GVCP子系统，用于向所述MAC子系统输出控制指令传输协议传输；

所述MAC子系统，还用于接收所述第六多媒体数据和所述控制指令传输协议，向所述以太网PHY模块输出基于所述控制指令传输协议对所述第六多媒体数据进行封装得到的所述第三多媒体数据。

在一个可能的实现方式中，所述MAC子系统包括MAC仲裁器、MAC数据控制器和MAC；

所述MAC仲裁器的输入端分别与所述GVSP子系统的输出端和所述GVCP子系统的输出端相连，所述MAC仲裁器的输出端与所述MAC数据控制器的输入端相连，所述MAC数据控制器的输出端与所述MAC的输入端相连，所述MAC的输出端与所述以太网PHY模块的输入端相连；

所述MAC仲裁器，用于接收所述第六多媒体数据和所述控制指令传输协议，根据所述第六多媒体数据和所述控制指令传输协议的优先级，向所述MAC数据控制器输出所述第六多媒体数据和所述控制指令传输协议；

所述MAC数据控制器，用于接收所述第六多媒体数据和所述控制指令传输协议，向所述MAC输出基于所述控制指令传输协议对所述第六多媒体数据进行第一时钟域转换处理得到的第七多媒体数据；

所述MAC，用于接收所述第七多媒体数据，向所述以太网PHY模块输出对所述第七多媒体数据进行封装得到的所述第三多媒体数据。

在一个可能的实现方式中，所述MAC支持10Gbps的传输带宽。

在一个可能的实现方式中，所述控制指令传输协议为GigE Vision协议。

在一个可能的实现方式中，所述网络协议接口为USXGMII接口、XFI接口、XAUI接口或者RXAUI接口。

在一个可能的实现方式中，所述PHY模块与所述MAC子系统之间通过XGMII接口相连。

在一个可能的实现方式中，所述ISP子系统包括传感器控制器和ISP，所述ISP包括多个处理通道；

所述传感器控制器的输出端与所述图像采集传感器的输入端相连，每个处理通道的输入端与所述图像采集传感器的输出端相连，所述每个处理通道的输出端与所述MAC子系统的输入端相连；

所述传感器控制器，用于控制所述图像采集传感器向所述多个处理通道输出所述多路第一多媒体数据；

所述多个处理通道，用于接收第一多媒体数据，向所述MAC子系统输出对所述多路第一多媒体数据进行预处理得到的所述第二多媒体数据。

第二方面，本实用新型提供了一种工业相机，所述工业相机包括：图像采集传感器、以太网物理层PHY芯片和如第一方面任一个可能实现方式的FPGA；

所述图像采集传感器的输出端与所述FPGA的输入端相连，所述FPGA的输出端与所述以太网PHY芯片的输入端相连，所述以太网PHY芯片的输出端用于与连接所述工业相机的主机相连；

所述图像采集传感器，用于向所述FPGA输出采集的多路第一多媒体数据；

所述FPGA，用于接收所述多路第一多媒体数据，向所述以太网PHY芯片输出基于所述多路第一多媒体数据得到的第四多媒体数据；

所述以太网PHY芯片，用于接收所述第四多媒体数据，向所述主机输出所述第四多媒体数据。

在一个可能的实现方式中，所述工业相机还包括存储器；

所述存储器的输入端和输出端分别与所述FPGA相连；

所述存储器，用于缓存所述第二多媒体数据。

在本实用新型中，在FPGA中设置以太网PHY模块；通过以太网PHY模块将并行的第三多媒体数据转换为串行的第四多媒体数据，向以太网PHY芯片传输第四多媒体数据，从而使得FPGA能够支持高传输带宽的数据传输。

附图说明

图1是本实用新型实施例提供的一种FPGA的结构示意图；

图2是本实用新型实施例提供的另一种FPGA的结构示意图；

图3是本实用新型实施例提供的另一种FPGA的结构示意图；

图4是本实用新型实施例提供的一种ISP对第二多媒体数据进行预处理的示意图；

图5是本实用新型实施例提供的另一种FPGA的结构示意图；

图6是本实用新型实施例提供的另一种FPGA的结构示意图；

图7是本实用新型实施例提供的另一种FPGA的结构示意图；

图8是本实用新型实施例提供的另一种FPGA的结构示意图；

图9是本实用新型实施例提供的另一种工业相机的结构示意图；

图10是本实用新型实施例提供的另一种工业相机的结构示意图。

10 ISP子系统

101 传感器控制器

102 ISP

20 MAC子系统

201 MAC仲裁器

202 MAC数据控制器

203 MAC

30 以太网PHY模块

301 PCS

302 PMA

40 存储器

50 GVSP子系统

501 GVSP接收器

502 MMU

503 GVSP发送器

60 GVCP子系统

601 GVCP

602 GVCP报文收发模块

70 图像采集传感器

80 以太网PHY芯片

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

本实用新型实施例提供了一种FPGA，参见图1，FPGA包括：图像信号处理ISP子系统10、媒体接入控制器MAC子系统20和以太网物理层PHY模块。

ISP子系统10的输入端用于与图像采集传感器70的输出端相连，ISP子系统10的输出端与MAC子系统20的输入端相连，MAC子系统20的输出端与以太网PHY模块30的输入端相连，以太网PHY模块30的输出端用于与与FPGA外部的以太网PHY芯片80相连。

ISP子系统10，用于接收图像采集传感器70传输的多路第一多媒体数据，将多路第一多媒体数据进行拼接和预处理，得到一路第二多媒体数据，向MAC子系统20输出第二多媒体数据，第二多媒体数据为多比特位宽的并行数据。其中，预处理主要指黑电平矫正、坏点矫正和伽玛校正中的至少一个处理。

MAC子系统20，用于接收第二多媒体数据，向以太网PHY模块30输出对第二多媒体数据进行封装得到的第三多媒体数据。其中，MAC子系统20对第二多媒体数据进行封装主要是按照以太网(例如ieee802.3协议)要求的网络包格式的封装，在第二多媒体数据中添加以太网二层开销字段。其中，以太网二层开销字段包括目的MAC地址、源MAC地址、协议类型和CRC(Cyclic Redundancy Check，循环冗余校验)等。

以太网PHY模块30，用于接收第三多媒体数据，向以太网PHY芯片80输出对第三多媒体数据进行并串转换得到的第四多媒体数据。

以太网PHY模块30接收第三多媒体数据，实现以太网的物理层协议，同时将并行的第三多媒体数据转换为串行的第四多媒体数据，向以太网PHY芯片80输出第四多媒体数据。

需要说明的是，ISP子系统10、MAC子系统20和以太网PHY模块30均是通过硬件实现的。并且，ISP子系统10、MAC子系统20和以太网PHY模块30分别通过硬件可编程语言在FPGA上生成可实现的独立硬件单元。PHY模块30与MAC子系统20之间通过XGMII接口相连。

在本实用新型中，在FPGA中设置以太网PHY模块30；通过以太网PHY模块30将并行的第三多媒体数据转换为串行的第四多媒体数据，从而FPGA能够支持高传输带宽的数据传输。

目前在基于GigE Vision协议的工业相机中，FPGA的传输带宽只能到达1Gbps；而本实用新型实施例中，可以实现FPGA的传输带宽达到10Gbps、20Gbps、50Gbps或者100Gbps。因此，以太网PHY模块30的传输带宽也要达到10Gbps、20Gbps、50Gbps或者100Gbps。在本实用新型实施例中，以太网PHY模块30的传输带宽也需要达到10G为例进行说明；为了同时兼容多个传输带宽，以太网PHY模块30可以选择支持多传输带宽的以太网PHY模块，多传输带宽中包括10Gbps即可。例如，以太网PHY模块30可以选择1Gbps、2.5Gbps、5Gbps和10Gbps的传输带宽的Multi-rate EthernetPHY。

参见图2，以太网PHY模块30包括PCS301和PMA302；PCS301的输入端与MAC子系统的输出端相连，PCS301的输出端与PMA302的输入端相连，PMA302的输出端用于通过PMA302内部的网络协议接口与以太网PHY芯片80相连。

PCS301，用于接收第三多媒体数据，向PMA302输出对第三多媒体数据进行编码处理得到的第五多媒体数据。PMA302，用于接收第五多媒体数据，通过网络协议接口向以太网PHY芯片80输出对第五多媒体数据进行并串转换得到的第四多媒体数据。

需要说明的是，PCS301和PMA302均是通过硬件实现的。并且，PCS301和PMA302分别通过硬件可编程语言在FPGA上生成可实现的独立硬件单元。

该网络协议接口支持的传输带宽与该FPGA的传输带宽相匹配。例如，该FPGA的传输带宽达到10Gbps，则该网络协议接口支持的传输带宽也达到10Gbps。在本实用新型实施例中，以FPGA的传输带宽达到10Gbps为例进行说明。由于FPGA通过该网络协议接口与外部的以太网PHY芯片80相连，而以太网PHY芯片80为采用Marvell的88X3310P芯片。88X3310P芯片支持10Gbps传输带宽的网络协议接口有USXGMII接口、XFI接口、XAUI接口和RXAUI接口；则本实用新型中的网络协议接口可以为USXGMII接口、XFI接口、XAUI接口或者RXAUI接口。

由于支持1G传输带宽的网络协议接口有USXGMII接口和SGMII接口等；因此，考虑FPGA同时兼容1Gbps和10Gbps的传输带宽，则FPGA的网络协议接口优选为USXGMII。其中，USXGMII是一种新的能支持最高10Gbps传输带宽并且能自适应调整传输速率1Gbps、2.5Gbps、5Gbps、10Gbps的网络协议接口。因此，本实用新型实施例中的FPGA能够支持1Gbps、2.5Gbps、5Gbps、10Gbps多种传输带宽的多媒体数据传输。

参见图3，ISP子系统10包括传感器控制器101和ISP102。

传感器控制器101的输出端与图像采集传感器70的输入端相连，ISP102的输入端与图像采集传感器70的输出端相连，ISP102的输出端与MAC子系统20的输入端相连。

传感器控制器101控制图像采集传感器70向ISP102输出多路第一多媒体数据。ISP102接收多路第一多媒体数据，向MAC子系统20输出对多路第一多媒体数据进行拼接以及预处理得到的第二多媒体数据。

图像采集传感器70采集多路第一多媒体数据，通过图像采集传感器70与传感器控制器101之间的多个传输通道将多路第一多媒体数据传输至传感器控制器101。其中，一个传输通道用于传输一路第一多媒体数据。

例如，FPGA的传输带宽要达到10Gbps，则此时第一多媒体数据的路数与数据速率的乘积要达到10Gbps。例如，第一多媒体数据的路数为16，第一多媒体数据的数据速率为720Mbps，则图像采集传感器70输出16通道的第一多媒体数据，每个通道的第一多媒体数据的数据速率为720Mbps。

ISP102，用于通过多个传输通道接收多路第一多媒体数据，对多路第一多媒体数据进行拼接得到的一路第八多媒体数据，对第八多媒体数据进行预处理得到第二多媒体数据。

其中，ISP102根据指定分辨率和指定帧率，将多路第一多媒体数据进行拼接，得到一路第八多媒体数据。第八多媒体数据为多比特位宽的并行数据。并且，ISP102，在将多路第一多媒体数据拼接为一路第八多媒体数据时，先将多路第一多媒体数据进行进行解串和整理，将多路第一多媒体数据整理为以行为单位的帧图像，然后将以行为单位的帧图像进行拼接，得到一路第八多媒体数据。

例如，ISP102将16通道的数据速率为720Mbps的第一多媒体数据进行拼接，得到数据位宽为128bit，数据速率为200MHz的第八多媒体数据。

由于第八多媒体数据的传输带宽较大(达到10Gbps)，为了提高预处理的处理效率；在本实用新型实施例中，ISP102可以通过多个处理通道并行对第八多媒体数据进行预处理，该过程为：

ISP102根据处理通道的数量，将第八多媒体数据划分为多路第一子数据，第一子数据的路数和该处理通道的数量相同；通过多个处理通道并行对多路第一子数据进行预处理，得到多路第二子数据，将多路第二子数据合并为一路第二多媒体数据。

处理通道的数量可以根据需要进行设置并更改，在本实用新型实施例中，对处理通道的数量不作具体限定。为了兼容momo、bayer、yuv、rgb等不同的图像格式，可以设置4个处理通道，从而将数据位宽为128bit，数据速率为200MHz的第八多媒体数据划分为4路第一子数据，每路第一子数据为数据位宽为32bit，数据速率为200MHz的子数据。

例如，参见图4，ISP102中有4个处理通道，分别是处理通道0、处理通道1、处理通道2和处理通道3；ISP102将数据位宽为128bit、数据速率为200MHz的第二多媒体数据划分为4路第一子数据，分别为第一子数据0、第一子数据1、第一子数据2和第一子数据3；每路第一子数据为数据位宽为32bit，数据速率为200MHz的子数据。ISP102将第一子数据0输入处理通道0，通过处理通道0中的预处理器对第一子数据0进行预处理，得到第二子数据0。同样，ISP102将第一子数据1输入处理通道1，通过处理通道1中的预处理器对第一子数据1进行预处理，得到第二子数据1。ISP102将第一子数据3输入处理通道3，通过处理通道3中的预处理器对第一子数据3进行预处理，得到第二子数据3。ISP102将第一子数据4输入处理通道4，通过处理通道4中的预处理器对第一子数据4进行预处理，得到第二子数据4。ISP102将第二子数据0、第二子数据1、第二子数据2和第二子数据3合路为一路第二多媒体数据。第二多媒体数据为数据位宽为128bit，数据速率为200MHz的多媒体数据。

在本实用新型实施例中，ISP102通过多个处理通道并行对第八多媒体数据进行预处理，从而提高了处理效率。

需要说明的是，传感器控制器101和ISP102均是通过硬件实现的。并且传感器控制器101和ISP102分别通过硬件可编程语言在FPGA上生成可实现的独立硬件单元。

参见图5，FPGA还包括：GVSP(GigE Vision Streaming Protocol，图像数据传输协议)子系统50和GVCP(GigE Vision Control Protocol，控制指令传输协议)子系统60。GVSP子系统50的输入端与ISP子系统10的输出端相连，GVSP子系统50的输出端与MAC子系统20的一个输入端相连；GVCP子系统60的输出端与MAC子系统20的另一个输入端相连。

GVSP子系统50，用于接收第二多媒体数据，向MAC子系统20输出对第二多媒体数据进行封装得到的第六多媒体数据。其中，GVSP子系统50根据控制指令传输协议对第二多媒体数据进行封装，得到第六多媒体数据。并且，GVSP子系统50对第而多媒体数据进行封装处理，具体是将以太网PHY芯片80的IP(Internet Protocol，网络之间互连的协议)头信息和UDP(User Datagram Protocol，用户数据报协议)头信息等封装到第二多媒体数据中。

GVCP子系统60，用于将控制指令传输协议传输至MAC子系统20。其中，该控制指令传输协议可以为Gige Vision标准协议。该控制指令传输协议的数据位宽和数据速率分别与第三多媒体数据的数据位宽和数据速率相同。例如，控制指令传输协议为数据位宽为128bit，数据速率为200MHz的数据。

MAC子系统20，还用于接收第六多媒体数据和控制指令传输协议，向以太网PHY模块30输出基于该控制指令传输协议对第六多媒体数据进行封装得到的第三多媒体数据。

需要说明的是，GVSP子系统50和GVCP子系统60均是通过硬件实现的。并且GVSP子系统50和GVCP子系统60分别通过硬件可编程语言在FPGA上生成可实现的独立硬件单元。

参见图6，MAC子系统20包括MAC仲裁器201、MAC数据控制器202和MAC203。其中，MAC仲裁器201的输入端分别与GVSP子系统50的输出端和GVCP子系统60的输出端相连，MAC仲裁器201的输出端与MAC数据控制器202的输入端相连，MAC数据控制器202的输出端与MAC203的输入端相连，MAC203的输出端与以太网PHY模块的输入端相连。

MAC仲裁器201，用于接收第六多媒体数据和控制指令传输协议，根据第六多媒体数据和控制指令传输协议的优先级，向MAC数据控制器202输出第六多媒体数据和控制指令传输协议传输。其中，控制指令传输协议的优先级高于第六多媒体数据的优先级。也即MAC仲裁器201在当前时钟时刻优先向MAC数据控制器202输出优先级别高并且有效的控制指令传输协议；若在当前时钟时刻，MAC仲裁器201没有接收到有效的控制指令传输协议，则MAC仲裁器201向MAC数据控制器202输出有效的第六多媒体数据；若在当前时钟时刻，MAC仲裁器201没有接收到有效的控制指令传输协议和有效的第六多媒体数据，则MAC仲裁器201进入等待状态。

在本实用新型实施例中，MAC仲裁器201还可以在第六多媒体数据中添加使能信号。例如，第六多媒体数据为数据位宽为128bit，数据速率为200MHz的多媒体数据；第六多媒体数据为4路第二子数据合并得到的。因此，MAC仲裁器201可以在第六多媒体数据中添加4个使能信号，一路第二子数据对应一个使能信号。则MAC仲裁器201传输至MAC数据控制器202的第六多媒体数据为数据位宽为132bit，数据速率为200MHz的多媒体数据。

MAC数据控制器202，用于接收第六多媒体数据和控制指令传输协议，向MAC203输出基于该控制指令传输协议对第六多媒体数据进行第一时钟域转换处理得到的第七多媒体数据。

例如，MAC数据控制器202接收到数据位宽为132bit，数据速率为200MHz的第六多媒体数据，由于MAC203的数据位宽为64bit，且要实现FPGA的传输带宽达到10Gbps。因此，MAC数据控制器202基于该控制指令传输协议，对第六多媒体数据进行第一时钟域转换处理得到的第七多媒体数据为数据位宽为64bit，数据速率为156.25MHz的多媒体数据，将数据位宽为64bit，数据速率为156.25MHz的第七多媒体数据传输至MAC203。

MAC203，用于接收第七多媒体数据，向以太网PHY模块30输出对第七多媒体数据进行封装得到的第三多媒体数据。

需要说明的是，为了实现FPGA的传输带宽达到10Gbps，则MAC203要支持10Gbps的传输带宽；当然为了实现FPGA的传输带宽达到20Gbps，则MAC203要支持20Gbps的传输带宽。因此，MAC102支持的传输带宽与FPGA的传输带宽匹配。为了提高FPGA的传输效率；MAC102可以选择低时延MAC。

例如，本实用新型中以MAC203的传输带宽为10Gbps为例进行说明。则MAC203将数据位宽为64bit，数据速率为156.25MHz的第六多媒体数据转换为数据位宽为32bit，数据速率为312.5MHz的第七多媒体数据，并在第七多媒体数据中添加以太网二层开销字段，得到数据位宽为32bit，数据速率为312.5MHz的第三多媒体数据。MAC203将第三多媒体数据传输至以太网PHY模块30。以太网PHY模块30接收第三多媒体数据，将第三多媒体数据转换为串行数据，得到传输带宽为10.3125Gbps的第四多媒体数据。从而实现了FPGA能够输出传输带宽为10Gbps的串行数据。

需要说明的是，MAC仲裁器201、MAC数据控制器202和MAC203均可以通过软件或者硬件实现。当MAC仲裁器201、MAC数据控制器202和MAC203均通过硬件实现时，MAC仲裁器201、MAC数据控制器202和MAC203均作为独立的硬件电路单元焊接在FPGA中。

需要说明的是，为了实现MAC仲裁器201与MAC数据控制器202之间的双向通信，以及MAC数据控制器202与MAC203之间的双向通信，MAC203与以太网PHY模块30之间的双向通信，MAC仲裁器201与MAC数据控制器202之间通过内部数据总线进行双向连接，以及MAC数据控制器202与MAC203之间通过串口进行双向连接，MAC203与以太网PHY模块30之间通过串口进行双向连接。

参见图7，GVSP子系统50包括GVSP接收器501、MMU(Memory Management Unit，内存管理单元)502和GVSP发送器503。其中，GVSP接收器501的输入端与ISP子系统10的输出端相连，GVSP接收器501的输出端与MMU502的一个输入端相连，MMU502的另一个输入端用于与FPGA外部的存储器40相连，MMU502的输出端与GVSP发送器503的输入端相连，GVSP发送器503的输出端与MAC子系统20的输入端相连；

GVSP接收器501，用于接收第二多媒体数据，向MMU502输出第二多媒体数据。

MMU502，用于接收第二多媒体数据，将第二多媒体数据缓存在存储器中，并在指定时钟时刻，从存储器中读取第二多媒体数据，将第二多媒体数据传输至GVSP发送器503。其中，MMU502还用于对存储器进行管理。例如，将第二多媒体数据传输至GVSP发送器503之后，删除第二多媒体数据。

GVSP发送器503，用于接收第二多媒体数据，向MAC子系统20输出对第二多媒体数据进行封装得到的第六多媒体数据。

需要说明的是，GVSP接收器501、MMU502和GVSP发送器503均可以通过软件或者硬件实现。当GVSP接收器501、MMU502和GVSP发送器503均通过硬件实现时，GVSP接收器501、MMU502和GVSP发送器503均作为独立的硬件电路单元焊接在FPGA中。

参见图8，GVCP子系统60包括：GVCP601和GVCP报文收发模块602。其中，GVCP601的输出端与GVCP报文收发模块602的输入端相连，GVCP报文收发模块602的输出端与MAC203的输入端相连。

GVCP601，用于通过GVCP报文收发模块602，向MAC子系统20输出控制指令传输协议传输。其中，GVCP报文收发模块602，用于负责GVCP子系统60和MAC子系统20之间进行数据的收发及缓存，使得第二多媒体数据可以顺利传输。

需要说明的是，GVCP601和GVCP报文收发模块602均可以通过软件或者硬件实现。当GVCP601和GVCP报文收发模块602均通过硬件实现时，GVCP601和GVCP报文收发模块602均作为独立的硬件电路单元焊接在FPGA中。

需要说明的是，为了实现GVCP报文收发模块602与MAC仲裁器201之间的双向通信，GVCP报文收发模块602与MAC仲裁器201之间通过高速serial接口进行双向连接。

在本实用新型中，在FPGA中设置以太网PHY模块30；通过以太网PHY模块30将并行的第三多媒体数据转换为串行的第四多媒体数据数据，通过网络协议接口向以太网PHY芯片80传输第四多媒体数据，从而使得高传输带宽的FPGA能够兼容不支持并行数据接收的以太网PHY芯片80，提高了FPGA的兼容性。

参见图9，本实用新型提供了一种工业相机，工业相机包括：图像采集传感器70、以太网物理层PHY芯片80和上述的FPGA。其中，图像采集传感器70的输出端与FPGA的输入端相连，FPGA的输出端与以太网PHY芯片80的输入端相连，以太网PHY芯片80的输出端用于与连接工业相机的主机相连。其中，以太网PHY芯片80的输出端通过RJ45接口，通过网线或者光纤与主机相连。

图像采集传感器70，用于向FPGA输出采集的多路第一多媒体数据；

FPGA，用于接收多路第一多媒体数据，向以太网PHY芯片80输出基于多路第一多媒体数据得到的第四多媒体数据。

以太网PHY芯片80，用于接收第四多媒体数据，向主机输出第四多媒体数据。

为了使得工业相机能够达到10Gbps的传输带宽，以太网PHY芯片80也需要支持10Gbps的传输带宽。为了提高以太网PHY芯片80的兼容性，以太网PHY芯片80可以选择同时支持10Mbps、100Mbps、1000Mbps、2.5Gbps、5Gbps和10Gbps的传输带宽，并且以太网PHY芯片80能够FPGA的传输带宽自适应调整自身的传输带宽，扩大了应用范围。

为了实现GigE Vision标准协议，工业相机接收到第四多媒体数据时，需要对第四多媒体数据进行缓存。因此，参见图10，工业相机还包括存储器40；存储器40的输入端和输出端分别与FPGA相连。存储器40，用于缓存第四多媒体数据。

其中，FPGA包括ISP子系统10、MAC子系统20、以太网PHY模块30、网络协议接口、GVSP子系统50和GVCP子系统60。存储器40的输入端和输出端分别与GVSP子系统50相连。

GVSP子系统对第二多媒体数据进行封装处理之前，先将第二多媒体数据缓存到存储器40中。在到达封装时刻时，GVSP子系统从存储器40中读取第二多媒体数据，对第二多媒体数据进行封装得到第六多媒体数据，向MAC子系统20输出第六多媒体数据。

其中，GVSP子系统50包括GVSP接收器501、MMU502和GVSP发送器503；存储器40可以与GVSP子系统50中的MMU502相连。

本实用新型实施例中的存储器需要具备同时进行读写操作的能力。因此，存储器40可以为DDR(Dual Data Rate，双倍速率同步动态随机存储器)。由于本实用新型实施例中的FPGA的最大传输带宽要达到10Gbps，所以存储器40同时读写的传输带宽至少要达到20Gbps。如果存储器40按照50％的读写效率来估算的话，存储器40的传输带宽至少要达到40Gbps。因此，存储器40可以选用32bit位宽的LPDDR(Low Power Double Data Rate，低能耗DDR)；且存储器40采用双沿数据采样，工作频率为800MHz时，存储器40理论的传输带宽至少要达到51.2Gbps，从而能够使得FPGA以及工业相机的最大传输带宽达到10Gbps。

需要说明的是，为了实现FPGA与以太网芯片80之间的双向通信，FPGA与以太网芯片80之间通过内部数据总线进行双向连接。

在本实用新型实施例中，在FPGA中设置以太网PHY模块30；通过以太网PHY模块30将并行的第三多媒体数据转换为串行的第四多媒体数据，通过网络协议接口向以太网PHY芯片80传输第四多媒体数据，从而使得FPGA能够支持高传输带宽的数据传输，进而使得工业相机能够支持高传输带宽的数据传输。并且，本实用新型实施例中的基于GigE Vision标准的工业相机，最大传输带宽能达到10Gbps。而现有的技术采用GigE Vision标准的工业相机，最大传输带宽只能达到1Gbps，因此，本实用新型实施例中的工业相机提高了传输带宽，提高了传输效率。

本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (11)

1.一种可编程逻辑器件FPGA，其特征在于，所述FPGA包括：图像信号处理ISP子系统、媒体接入控制器MAC子系统和以太网物理层PHY模块；

所述ISP子系统的输入端用于与图像采集传感器的输出端相连，所述ISP子系统的输出端与MAC子系统的输入端相连，所述MAC子系统的输出端与所述以太网PHY模块的输入端相连，所述以太网PHY模块的输出端用于与所述FPGA外部的以太网PHY芯片相连；

所述ISP子系统，用于接收所述图像采集传感器传输的多路第一多媒体数据，向所述MAC子系统输出基于所述多路第一多媒体数据得到的第二多媒体数据；

所述MAC子系统，用于接收所述第二多媒体数据，向所述以太网PHY模块输出对所述第二多媒体数据进行封装得到的第三多媒体数据；

所述以太网PHY模块，用于接收所述第三多媒体数据，向所述以太网PHY芯片输出对所述第三多媒体数据进行并串转换得到的第四多媒体数据。

2.根据权利要求1所述的FPGA，其特征在于，所述以太网PHY模块包括：以太网物理子层PCS和物理介质接入子层PMA；

所述PCS的输入端与所述MAC子系统的输出端相连，所述PCS的输出端与所述PMA的输入端相连，所述PMA的输出端用于通过所述PMA内部的网络协议接口与所述以太网PHY芯片相连；

所述PCS，用于接收所述第三多媒体数据，向所述PMA输出对所述第三多媒体数据进行编码处理得到的第五多媒体数据；

所述PMA，用于接收所述第五多媒体数据，通过所述网络协议接口向所述以太网PHY芯片输出对所述第五多媒体数据进行并串转换得到的第四多媒体数据。

3.根据权利要求1所述的FPGA，其特征在于，所述FPGA还包括：图像数据传输协议GVSP子系统和控制指令传输协议GVCP子系统；

所述GVSP子系统的输入端与所述ISP子系统的输出端相连，所述GVSP 子系统的输出端与所述MAC子系统的一个输入端相连；所述GVCP子系统的输出端与所述MAC子系统的另一个输入端相连；

所述GVSP子系统，用于接收所述第二多媒体数据，向所述MAC子系统输出对所述第二多媒体数据进行封装得到的第六多媒体数据；

所述GVCP子系统，用于向所述MAC子系统输出控制指令传输协议传输；

所述MAC子系统，还用于接收所述第六多媒体数据和所述控制指令传输协议，向所述以太网PHY模块输出基于所述控制指令传输协议对所述第六多媒体数据进行封装得到的所述第三多媒体数据。

4.根据权利要求3所述的FPGA，其特征在于，所述MAC子系统包括MAC仲裁器、MAC数据控制器和MAC；

所述MAC仲裁器的输入端分别与所述GVSP子系统的输出端和所述GVCP子系统的输出端相连，所述MAC仲裁器的输出端与所述MAC数据控制器的输入端相连，所述MAC数据控制器的输出端与所述MAC的输入端相连，所述MAC的输出端与所述以太网PHY模块的输入端相连；

所述MAC仲裁器，用于接收所述第六多媒体数据和所述控制指令传输协议，根据所述第六多媒体数据和所述控制指令传输协议的优先级，向所述MAC数据控制器输出所述第六多媒体数据和所述控制指令传输协议；

所述MAC数据控制器，用于接收所述第六多媒体数据和所述控制指令传输协议，向所述MAC输出基于所述控制指令传输协议对所述第六多媒体数据进行时钟域转换处理得到的第七多媒体数据；

所述MAC，用于接收所述第七多媒体数据，向所述以太网PHY模块输出对所述第七多媒体数据进行封装得到的所述第三多媒体数据。

5.根据权利要求4所述的FPGA，其特征在于，所述MAC支持10Gbps的传输带宽。

6.根据权利要求3所述的FPGA，其特征在于，所述控制指令传输协议为GigE Vision协议。

7.根据权利要求2所述的FPGA，其特征在于，所述网络协议接口为USXGMII接口、XFI接口、XAUI接口或者RXAUI接口。

8.根据权利要求1所述的FPGA，其特征在于，所述PHY模块与所述MAC子系统之间通过XGMII接口相连。

9.根据权利要求1所述的FPGA，其特征在于，所述ISP子系统包括传感器控制器和ISP，所述ISP包括多个处理通道；

所述传感器控制器的输出端与所述图像采集传感器的输入端相连，每个处理通道的输入端与所述图像采集传感器的输出端相连，所述每个处理通道的输出端与所述MAC子系统的输入端相连；

所述传感器控制器，用于控制所述图像采集传感器向所述多个处理通道输出所述多路第一多媒体数据；

所述多个处理通道，用于接收第一多媒体数据，向所述MAC子系统输出对所述多路第一多媒体数据进行预处理得到的所述第二多媒体数据。

10.一种工业相机，其特征在于，所述工业相机包括：图像采集传感器、以太网物理层PHY芯片和如权利要求1-9任一项所述的FPGA；

所述图像采集传感器的输出端与所述FPGA的输入端相连，所述FPGA的输出端与所述以太网PHY芯片的输入端相连，所述以太网PHY芯片的输出端用于与连接所述工业相机的主机相连；

所述图像采集传感器，用于向所述FPGA输出采集的多路第一多媒体数据；

所述FPGA，用于接收所述多路第一多媒体数据，向所述以太网PHY芯片输出基于所述多路第一多媒体数据得到的第四多媒体数据；

所述以太网PHY芯片，用于接收所述第四多媒体数据，向所述主机输出所述第四多媒体数据。

11.根据权利要求10所述的工业相机，其特征在于，所述工业相机还包括存储器；

所述存储器的输入端和输出端分别与所述FPGA相连；

所述存储器，用于缓存所述第二多媒体数据。