CN207218678U - 支持4种通讯速率的Type‑A发射编码电路 - Google Patents
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Abstract
本实用新型公开了一种支持4种通讯速率的Type‑A发射编码电路，包括：一可编程时钟计数器，针对4种通讯速率模式，相应的实现4种时钟计数；一帧序列生成器，在待发送的并行数据的前面和后面分别添加帧头SOC和帧尾EOC，串行输出帧序列；一bit位计数器，对发送的帧序列的bit位进行计数，用来控制帧序列生成器内部的状态机的跳转；一修正密勒码编码器，根据规定的编码格式，选择采用编码序列，产生编码输出。本实用新型支持了4种通讯速率，提高了系统的兼容性，减少了投资成本。
Description
技术领域
本实用新型涉及一种电路，尤其是一种支持4种通讯速率的Type-A发射编码电路。
背景技术
随着社会经济的发展和信息化程度的不断提高，近场通信领域的非接触式智能IC卡获得了越来越广泛的应用。支持近场通信的ISO/IEC 14443协议规定的Type-A类型是应用最广泛的一种类型，同时鉴于各种不同的应用场景对通讯速率有不同的要求，协议还规定了106Kbps、212Kbps、424Kbps和848Kbps等4种不同的通讯速率模式。
非接触式读写器作为近场通信系统中重要的组成部分，需要支持14443 Type-A和4种通讯速率。这样就可以提高系统的兼容性，减少系统的投资成本。
实用新型内容
本实用新型要解决的技术问题是提供一种支持Type-A协议的发射编码电路，能够以4种通讯速率对非接触式智能IC卡进行写操作，从而适应不同的应用场景，有效提高系统的兼容性，减少系统的投资成本。
为解决上述技术问题，本实用新型提出的支持4种速率模式的Type-A发射编码电路包括以下子模块：
可编程时钟计数器，针对106Kbps、212Kbps、424Kbps和848Kbps等4种速率模式，分别实现128个时钟计数、64个时钟计数、32个时钟计数和16个时钟计数，产生时钟计数信号clk_cnt和计数完成信号etu_done。
帧序列生成器，内部包含状态机和并串转换电路。根据14443 Type-A协议规定的发送数据帧格式（如图2所示），在待发送的并行数据tx_data的前面和后面分别添加帧头SOC和帧尾EOC，串行输出帧序列frm_seq。
bit位计数器，对发送的帧序列frm_seq的bit位进行计数，产生bit位计数信号bit_cnt，用来控制帧序列生成器内部的状态机的跳转和并串转换电路的移位串行输出。
修正密勒码编码器，根据修正密勒码（Modified Miller）的编码格式（如图3所示），产生编码输出信号tx_code。
所述可编程时钟计数器的输出端连接bit位计数器的输入端，所述bit位计数器的输出端连接帧序列生成器的输入端，所述帧序列生成器的输出端分别连接可编程时钟计数器、修正密勒码编码器、bit位计数器。
本实用新型电路结构简单，实现容易。其中，可编程时钟计数器内部设计了一个etu长度寄存器，该寄存器的值可根据4种速率模式被配置为127、63、31和15，实现了时钟计数的可编程。修正密勒码编码器内部设计了两个寄存器，即凹槽开始寄存器和凹槽结束寄存器，用来对凹槽的开始时刻和结束时刻进行控制，实现了凹槽宽度的可调节；另外其内部还增加了一个寄存器，用来记录待发送bit位的上一个bit位的值，以便决定当前待发送的逻辑“0”的编码是采用Sequency Y还是采用Sequency Z。
附图说明
下面结合附图与具体实施方式对本实用新型作进一步详细的说明：
图1是本实用新型提出的支持速率模式的发射编码电路的结构图；
图2是ISO/IEC 14443协议Type-A类型规定的发送数据帧格式示意图；
图3是ISO/IEC 14443协议Type-A类型规定的修正密勒编码形式示意图。
图中：1、可编程时钟计数器；2、bit位计数器；3、帧序列生成器；4、修正密勒码编码器。
具体实施方式
结合图1所示，所述支持4种通讯速率的Type-A发射编码电路在下面的实施例中，包括：
一可编程时钟计数器1，内部设计了一个etu长度寄存器。其输入有系统时钟信号clk（ISO/IEC 14443协议规定的系统工作频率为13.56MHz）和速率模式信号speed_mode[1:0]，输出有时钟计数信号clk_cnt和计数完成信号etu_done。速率模式信speed_mode[1:0]编码为00、01、10和11，分别对应着106Kbps、212Kbps、424Kbps和848Kbps等4种速率模式。因此，etu长度寄存器的值可相应的配置为127、63、31和15。时钟计数器根据这个寄存器的取值，就可以实现128个时钟计数、或者64个时钟计数、或者32个时钟计数，或者16个时钟计数，从而实现了对4种通讯速率的支持。计数完成信号etu_done在计数器计满了一个etu长度时，输出逻辑“1”，否则输出逻辑“0”。
一帧序列生成器3，内部包含状态机和并串转换电路。其输入有时钟信号clk、计数完成信号etu_done、位计数信号bit_cnt，以及待发送的数据信号tx_data[8:0]；输出有帧序列信号frm_seq和状态控制信号。
根据图2所示的14443 Type-A协议规定的发送数据帧格式，帧序列由帧头SOC（1个bit）、帧尾EOC（2个bit）以及待发送的n个数据单元（8bit数据位加上1bit奇偶位，一共9个bit）组成。因此，帧序列生成器实现的功能是：由内部状态机控制，在待发送的n个数据单元的前面和后面分别添加帧头SOC和帧尾EOC，完成组帧操作，同时由并串转换电路完成帧序列frm_seq的串行输出。
一bit位计数器2，其输入信号为clk、etu_done和帧序列生成器输出的状态控制信号。它实现的功能是：对发送的帧序列frm_seq的bit位进行计数，产生位计数信号bit_cnt，用来控制帧序列生成器内部的状态机的跳转和并串转换电路的移位串行输出。
一修正密勒码编码器4，其输入信号为clk、clk_cnt、frm_seq和帧序列生成器输出的状态控制信号，输出信号为tx_code。
如图3所示，修正密勒码定义了3种编码序列，即Sequency X、Sequency Y和Sequency Z，其中X和Z有调制“凹槽”（宽度为t1）。因此，编码器内部设计了两个寄存器，即凹槽开始寄存器和凹槽结束寄存器，用来对凹槽的开始时刻（tx）和结束时刻（tx+t1）进行控制，实现了凹槽宽度的可调节。
帧头SOC只有一个bit，编码为Sequency Z。帧尾EOC有2个bit，第一个bit固定为“0”，第二个bit编码为Sequency Y。帧序列中其他bit的编码方式是：逻辑“1”编码为Sequency X；逻辑“0”的编码分为两种情况，如果当前“0”的上一个bit为“1”，那么这个“0”就编码为Sequency Y；如果当前“0”的上一个bit也为“0”，那么当前这个“0”就编码为Sequency Z。因此，在编码器内部还增加了一个寄存器tx_lastbit，用来记录待发送bit位的上一个bit位的值，以便决定当前待发送的“0”的编码是采用Sequency Y还是采用Sequency Z。
以上通过具体实施方式对本实用新型进行了详细的说明，但这些并非构成对本实用新型的限制。在不脱离本实用新型原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本实用新型的保护范围。
Claims (3)
1.一种支持4种通讯速率的Type-A发射编码电路，其特征在于，包括：
一可编程时钟计数器，针对106Kbps、212Kbps、424Kbps和848Kbps 4种速率模式，分别实现4种相应的时钟计数；
一帧序列生成器，内部包含状态机和并串转换电路，根据14443 Type-A协议规定的发送数据帧格式，在待发送的并行数据的前面和后面分别添加帧头SOC和帧尾EOC，串行输出帧序列；
一bit位计数器，对发送的帧序列的bit位进行计数，产生bit位计数信号，用来控制帧序列生成器内部的状态机的跳转和并串转换电路的移位串行输出；
一修正密勒码编码器，根据修正密勒码的编码格式，产生编码输出信号tx_code；
所述可编程时钟计数器的输出端连接bit位计数器的输入端，所述bit位计数器的输出端连接帧序列生成器的输入端，所述帧序列生成器的输出端分别连接可编程时钟计数器、修正密勒码编码器、bit位计数器。
2.如权利要求1所述的支持4种通讯速率的Type-A发射编码电路，其特征在于：所述可编程时钟计数器，内部设计了一个etu长度寄存器，根据106Kbps、212Kbps、424Kbps和848Kbps 4种速率模式，etu长度寄存器的值可相应的配置为127、63、31和15，这样就可以实现128个时钟计数、或者64个时钟计数、或者32个时钟计数，或者16个时钟计数，从而实现了对4种通讯速率的支持。
3.如权利要求1所述的支持4种通讯速率的Type-A发射编码电路，其特征在于：所述修正密勒码编码器，内部设计了两个寄存器，即凹槽开始寄存器和凹槽结束寄存器，用来对编码序列中凹槽的开始时刻和结束时刻进行控制，实现了凹槽宽度的可调节，另外，编码器内部还增加了一个寄存器，用来记录待发送bit位的上一个bit位的值，以便决定当前待发送的逻辑“0”的编码是采用Sequency Y还是采用Sequency Z。
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| CN115022211A (zh) * | 2022-04-20 | 2022-09-06 | 武汉梦芯科技有限公司 | 一种系统级芯片及串行通信方法 |
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