CN207067714U - 一种基于pc104模块的空管时序控制装置 - Google Patents

Abstract

本实用新型属于空中交通管制一次雷达领域，特别涉及一种基于PC104模块的空管时序控制装置。本实用新型包括PC104计算机电路、FPGA控制电路以及FPGA外围配置电路，所述PC104计算机电路分别与监控主机、FPGA控制电路之间双向通信连接，所述FPGA控制电路与FPGA外围配置电路之间双向通信连接。PC104计算机电路在硬件上与标准的PC体系结构完全兼容，其具备体积小、功能强、可靠性高的特点；FPGA控制电路的网络通信速度快，稳定性好，因此本实用新型处理数据的速度快，而且处理数据的数量大，本实用新型的体积小、功耗低、稳定性好。

Description

一种基于PC104模块的空管时序控制装置

技术领域

本实用新型属于空中交通管制一次雷达领域，特别涉及一种基于PC104模块的空管时序控制装置。

背景技术

雷达时序控制作为高速实时信号处理系统的重要组成部分，对系统的性能稳定性、高可靠性、实时性、高性能有很高的要求。

现代雷达中，雷达的工作周期越来越短，周期内要处理的数据量巨大，信号复杂，要实现雷达整机时序控制系统的时钟分频，数据信号处理，数据存储和转发等系统功能，是一种很严峻的挑战。对于处理时间己经十分紧张的现有FPGA来说，无法满足实际的专用需求，而且功耗较高，稳定性差。

实用新型内容

本实用新型为了克服上述现有技术的不足，提供了一种体积小、功耗低、稳定性好的基于PC104模块的空管时序控制装置。

为实现上述目的，本实用新型采用了以下技术措施：

一种基于PC104模块的空管时序控制装置包括PC104计算机电路、FPGA控制电路以及FPGA外围配置电路，所述PC104计算机电路分别与监控主机、FPGA控制电路之间双向通信连接，所述FPGA控制电路与FPGA外围配置电路之间双向通信连接。

本实用新型还可以通过以下技术措施进一步实现。

优选的，所述PC104计算机电路包括芯片型号为南京倍柏系统集成有限公司生产的BPC-Y5041L-B芯片，FPGA控制电路包括美国ALTERA公司生产的EP1S60F1020C7芯片；所述PC104计算机电路与FPGA控制电路通过PC104插座上的总线相连，所述EP1S60F1020C7芯片的cad[15.0]引脚与BPC-Y5041L-B芯片的SA0～SA15引脚相连，EP1S60F1020C7芯片的cdb[15..0]引脚与BPC-Y5041L-B芯片的SD0～SD15引脚相连，EP1S60F1020C7芯片的cior引脚与BPC-Y5041L-B芯片的/IOR引脚相连，EP1S60F1020C7芯片的ciow 引脚与BPC-Y5041L-B芯片的/IOW引脚相连，EP1S60F1020C7芯片的memr引脚与BPC-Y5041L-B芯片的/MEMR引脚相连，EP1S60F1020C7芯片的memw引脚与BPC-Y5041L-B芯片的/MEMW引脚相连，EP1S60F1020C7芯片的cale引脚与BPC-Y5041L-B芯片的ALE引脚相连，EP1S60F1020C7芯片的caen引脚与BPC-Y5041L-B芯片的/AEN引脚相连，EP1S60F1020C7芯片的bhe引脚与BPC-Y5041L-B芯片的/SBHE引脚相连，EP1S60F1020C7芯片的clr引脚与BPC-Y5041L-B芯片的SA17引脚相连，EP1S60F1020C7芯片的S_IOC16#引脚与BPC-Y5041L-B芯片的/IOCS16引脚相连，EP1S60F1020C7芯片的wf[1..0]引脚与BPC-Y5041L-B芯片的SA18～SA19引脚相连，EP1S60F1020C7芯片的IRQ[11..9]引脚与BPC-Y5041L-B芯片的IRQ9～IRQ11引脚相连。

优选的，所述FPGA外围配置电路的芯片型号为美国ALTERA公司生产的EPC16QC100，EPC16QC100芯片的TDI引脚与EP1S60F1020C7芯片的ETDI引脚相连，EPC16QC100芯片的TMS引脚与EP1S60F1020C7芯片的ETMS引脚相连，EPC16QC100芯片的TCK引脚与EP1S60F1020C7芯片的ETCK引脚相连，EPC16QC100芯片的TDO引脚与EP1S60F1020C7芯片的ETDO引脚相连，SEPC16QC100芯片的DCLK引脚与EP1S60F1020C7芯片的DCLK引脚相连，EPC16QC100芯片的NCS引脚与EP1S60F1020C7芯片的CONF_D引脚相连，EPC16QC100芯片的OE引脚与EP1S60F1020C7芯片的nSTATUS引脚相连，EPC16QC100芯片的nINIT-CONF引脚与EP1S60F1020C7芯片的nCONFIG引脚相连。

优选的，所述PC104计算机电路包括串口、以太网接口、USB接口、VGA接口及IDE硬盘驱动器接口。

优选的，所述PC104计算机电路与FPGA控制电路之间采用PC/104总线双向通信连接。

进一步的，所述PC104计算机电路与监控主机之间通过网络双向通信连接。

本实用新型的有益效果在于：

1)、本实用新型包括PC104计算机电路、FPGA控制电路以及FPGA外围 配置电路，PC104计算机电路在硬件上与标准的PC体系结构完全兼容，其具备体积小、功能强、可靠性高的特点；FPGA控制电路的网络通信速度快，稳定性好，因此本实用新型处理数据的速度快，而且处理数据的数量大，本实用新型的体积小、功耗低、稳定性好。

值得特别指出的是：本实用新型只保护由上述物理部件以及连接各个物理部件之间的线路所构成的装置或者物理平台，而不涉及其中的软件部分。

2)、所述PC104计算机电路包括芯片型号为南京倍柏系统集成有限公司生产的BPC-Y5041L-B芯片，其结构简单、设计灵活；所述FPGA控制电路包括美国ALTERA公司生产的EP1S60F1020C7芯片，其电路编程灵活方便，重构性强。上述多个特定型号的部件互相配合，实现了本实用新型的最优设计。

3)、所述PC104计算机电路与FPGA控制电路之间采用PC/104总线双向通信连接，PC/104总线是一种工业计算机总线标准，是为嵌入式系统应用的特殊要求而优化的紧凑型ISA总线结构，这种总线结构具备结构简单、成本低廉、设计简单、数据传输速度快的特点。

附图说明

图1为本实用新型的电路结构框图；

图2为本实用新型的PC104计算机电路与FPGA控制电路的连接原理图；

图3为本实用新型的VxWorks模块组成图；

图4为本实用新型的PC/104总线控制器接口连接及FPGA控制电路内部模块原理图。

图中的附图标记含义如下：

10—PC104计算机电路 20—FPGA控制电路 30—FPGA外围配置电路

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本 实用新型保护的范围。

如图1所示，一种基于PC104模块的空管时序控制装置包括PC104计算机电路10、FPGA控制电路20以及FPGA外围配置电路30，所述PC104计算机电路10分别与监控主机、FPGA控制电路20之间双向通信连接，所述FPGA控制电路20与FPGA外围配置电路30之间双向通信连接。

具体的，所述PC104计算机电路10使用AMD Geode LX Processor嵌入式专用处理器，在板包括DMA控制器、DDR内存、外部接口通讯接口，所述外部接口通讯接口包括串口、以太网接口、USB接口、VGA接口及IDE硬盘驱动器接口。

PC/104总线的I/O访问时序，只需要使用以下总线信号，即可完成16位总线的通信设计：SD[0..15]：数据总线；SA[0..15]：地址总线；IRQ9：是通过外部中断引脚与PC104计算机电路10相连产生外部硬件中断；AEN：地址允许输出信号，在实际的设计中常用作地址译码信号；MEMCS16：内存片选信号；IOCS16：I/O片选信号；IOR：I/O口读信号；IOW：I/O口写信号。

如图2所示，所述PC104计算机电路10包括芯片型号为南京倍柏系统集成有限公司生产的BPC-Y5041L-B芯片，FPGA控制电路20包括美国ALTERA公司生产的EP1S60F1020C7芯片；所述PC104计算机电路10与FPGA控制电路20通过PC104插座上的总线相连，所述EP1S60F1020C7芯片的cad[15.0]引脚与BPC-Y5041L-B芯片的SA0～SA15引脚相连，EP1S60F1020C7芯片的cdb[15..0]引脚与BPC-Y5041L-B芯片的SD0～SD15引脚相连，EP1S60F1020C7芯片的cior引脚与BPC-Y5041L-B芯片的/IOR引脚相连，EP1S60F1020C7芯片的ciow引脚与BPC-Y5041L-B芯片的/IOW引脚相连，EP1S60F1020C7芯片的memr引脚与BPC-Y5041L-B芯片的/MEMR引脚相连，EP1S60F1020C7芯片的memw引脚与BPC-Y5041L-B芯片的/MEMW引脚相连，EP1S60F1020C7芯片的cale引脚与BPC-Y5041L-B芯片的ALE引脚相连，EP1S60F1020C7芯片的caen引脚与BPC-Y5041L-B芯片的/AEN引脚相连，EP1S60F1020C7芯片的bhe引脚与BPC-Y5041L-B芯片的/SBHE引脚相连，EP1S60F1020C7芯片的clr引脚与BPC-Y5041L-B芯片的SA17引脚相连， EP1S60F1020C7芯片的S_IOC16#引脚与BPC-Y5041L-B芯片的/IOCS16引脚相连，EP1S60F1020C7芯片的wf[1..0]引脚与BPC-Y5041L-B芯片的SA18～SA19引脚相连，EP1S60F1020C7芯片的IRQ[11..9]引脚与BPC-Y5041L-B芯片的IRQ9～IRQ11引脚相连。

所述FPGA外围配置电路30的芯片型号为美国ALTERA公司生产的EPC16QC100，EPC16QC100芯片的TDI引脚与EP1S60F1020C7芯片的ETDI引脚相连，EPC16QC100芯片的TMS引脚与EP1S60F1020C7芯片的ETMS引脚相连，EPC16QC100芯片的TCK引脚与EP1S60F1020C7芯片的ETCK引脚相连，EPC16QC100芯片的TDO引脚与EP1S60F1020C7芯片的ETDO引脚相连，SEPC16QC100芯片的DCLK引脚与EP1S60F1020C7芯片的DCLK引脚相连，EPC16QC100芯片的NCS引脚与EP1S60F1020C7芯片的CONF_D引脚相连，EPC16QC100芯片的OE引脚与EP1S60F1020C7芯片的nSTATUS引脚相连，EPC16QC100芯片的nINIT-CONF引脚与EP1S60F1020C7芯片的nCONFIG引脚相连。

所述PC104计算机电路10与FPGA控制电路20之间采用PC/104总线双向通信连接；所述PC104计算机电路10与监控主机之间通过网络双向通信连接。

本实用新型在使用时，可以与现有技术中的软件配合来进行使用。下面结合现有技术中的软件对本实用新型的工作原理进行描述，但是必须指出的是：与本实用新型相配合的软件不是本实用新型的创新部分，也不是本实用新型的组成部分。

如图1、3、4所示，所述FPGA控制电路20按照功能划分为控制字发送模块、时钟分配模块、故障采集模块、时序产生模块、数据生成模块、D/A显示模块。

当PC104计算机电路10接收到数据时，先判断是否来自监控主机，若是，进行控制字的分解，完成控制，结束后，给监控主机发送回馈信息。接收的控制字通过PC/104总线发送给FPGA控制电路20，控制其产生全机时序信号和实时控制信号，并完成信号处理分机的监控和故障检测功能，确保雷 达各系统协调一致工作。控制系统必须保证低功耗、高实时性、高性能、稳定性。

VxWorks环境下的程序设计，采用模块化的方式。如图3所示，初始化模块完成对系统初始化发起多项任务，包括工作模式、开放中断、主从通道选择等信息；网络模块分为定义网络端口、初始化网络端口、网络侦听处理、网络数据提取转发子模块。

如图4所示，在实际的操作中PC104计算机电路10通过特定的信号线来判断所访问寄存器的具体地址，PC/104总线的I/O访问时序，根据实际设计的需要，只需要使用以下的总线信号，可以比较容易的实现PC/104总线控制器的寄存器地址译码操作，即可完成重要数据的读写：SD[0..15]是系统数据总线信号，用于16位的数据传输；SA[0..15]是系统地址总线信号用于系统内存储器和I/O设备的寻址；IRQ9是通过外部中断引脚与PC104模块相连产生外部硬件中断；/AEN地址允许输出信号，在实际的设计中常用作地址译码信号；/IOCS16是16位I/O片选信号，低电平有效，该信号有效时表示当前需要传输的数据是一个具有等待状态的16位I/O周期；/IOR是I/O端口读信号，低电平有效表示读取设备数据；/IOW是I/O端口写信号，低电平有效表示设备要写出数据；/IOR是由当前总线拥有者或DMA控制器驱动以请求I/O资源在此周期内将数据送至数据总线；/IOW是用来请求I/O资源接收数据总线上的数据；PC104通过I/O寻址方式对FPGA内部定义的寄存器进行设置，控制时序控制系统的数据收发。FPGA控制电路20通过读取状态寄存器状态确定数据的传输方式，实现数据传输控制。

综上，PC104计算机电路在硬件上与标准的PC体系结构完全兼容，其具备体积小、功能强、可靠性高的特点；FPGA控制电路的网络通信速度快，稳定性好，因此本实用新型处理数据的速度快，而且处理数据的数量大。

Claims (6)

1.一种基于PC104模块的空管时序控制装置，其特征在于：包括PC104计算机电路(10)、FPGA控制电路(20)以及FPGA外围配置电路(30)，所述PC104计算机电路(10)分别与监控主机、FPGA控制电路(20)之间双向通信连接，所述FPGA控制电路(20)与FPGA外围配置电路(30)之间双向通信连接。

2.如权利要求1所述的一种基于PC104模块的空管时序控制装置，其特征在于：所述PC104计算机电路(10)包括芯片型号为南京倍柏系统集成有限公司生产的BPC-Y5041L-B芯片，FPGA控制电路(20)包括美国ALTERA公司生产的EP1S60F1020C7芯片；所述PC104计算机电路(10)与FPGA控制电路(20)通过PC104插座上的总线相连，所述EP1S60F1020C7芯片的cad[15.0]引脚与BPC-Y5041L-B芯片的SA0～SA15引脚相连，EP1S60F1020C7芯片的cdb[15..0]引脚与BPC-Y5041L-B芯片的SD0～SD15引脚相连，EP1S60F1020C7芯片的cior引脚与BPC-Y5041L-B芯片的/IOR引脚相连，EP1S60F1020C7芯片的ciow引脚与BPC-Y5041L-B芯片的/IOW引脚相连，EP1S60F1020C7芯片的memr引脚与BPC-Y5041L-B芯片的/MEMR引脚相连，EP1S60F1020C7芯片的memw引脚与BPC-Y5041L-B芯片的/MEMW引脚相连，EP1S60F1020C7芯片的cale引脚与BPC-Y5041L-B芯片的ALE引脚相连，EP1S60F1020C7芯片的caen引脚与BPC-Y5041L-B芯片的/AEN引脚相连，EP1S60F1020C7芯片的bhe引脚与BPC-Y5041L-B芯片的/SBHE引脚相连，EP1S60F1020C7芯片的clr引脚与BPC-Y5041L-B芯片的SA17引脚相连，EP1S60F1020C7芯片的S_IOC16#引脚与BPC-Y5041L-B芯片的/IOCS16引脚相连，EP1S60F1020C7芯片的wf[1..0]引脚与BPC-Y5041L-B芯片的SA18～SA19引脚相连，EP1S60F1020C7芯片的IRQ[11..9]引脚与BPC-Y5041L-B芯片的IRQ9～IRQ11引脚相连。

3.如权利要求2所述的一种基于PC104模块的空管时序控制装置，其特征在于：所述FPGA外围配置电路(30)的芯片型号为美国ALTERA公司生产的EPC16QC100，EPC16QC100芯片的TDI引脚与EP1S60F1020C7芯片的ETDI引脚相连，EPC16QC100芯片的TMS引脚与EP1S60F1020C7芯片的ETMS引脚 相连，EPC16QC100芯片的TCK引脚与EP1S60F1020C7芯片的ETCK引脚相连，EPC16QC100芯片的TDO引脚与EP1S60F1020C7芯片的ETDO引脚相连，SEPC16QC100芯片的DCLK引脚与EP1S60F1020C7芯片的DCLK引脚相连，EPC16QC100芯片的NCS引脚与EP1S60F1020C7芯片的CONF_D引脚相连，EPC16QC100芯片的OE引脚与EP1S60F1020C7芯片的nSTATUS引脚相连，EPC16QC100芯片的nINIT-CONF引脚与EP1S60F1020C7芯片的nCONFIG引脚相连。

4.如权利要求3所述的一种基于PC104模块的空管时序控制装置，其特征在于：所述PC104计算机电路(10)包括串口、以太网接口、USB接口、VGA接口及IDE硬盘驱动器接口。

5.如权利要求4所述的一种基于PC104模块的空管时序控制装置，其特征在于：所述PC104计算机电路(10)与FPGA控制电路(20)之间采用PC/104总线双向通信连接。

6.如权利要求1～5任一项所述的一种基于PC104模块的空管时序控制装置，其特征在于：所述PC104计算机电路(10)与监控主机之间通过网络双向通信连接。