CN207037388U - 一种双机冗余备份雷达接收时序控制板 - Google Patents

Abstract

本实用新型属于航管和情报探测雷达领域，特别涉及一种双机冗余备份雷达接收时序控制板。本实用新型包括拨码开关单元、第一双向16位收发器单元、第二双向16位收发器单元、第三双向16位收发器、第四双向16位收发器、第五双向16位收发器单元、FPGA控制单元、编程端口单元、继电器、上电程序加载配置器、转换器单元、显示单元以及测试端口，本实用新型采用通用全面的硬件设计，因此本雷达接收时序控制板兼容了本控工作状态和遥控工作状态，适用双机冗余备份雷达接收机系统，而且大大地降低了接收机时序控制设计的难度，并且显著地提高了接收时序控制板的通用互换性。

Description

一种双机冗余备份雷达接收时序控制板

技术领域

本实用新型属于航管和情报探测雷达领域，特别涉及一种双机冗余备份雷达接收时序控制板。

背景技术

在现代航管和情报探测雷达领域中，为提高雷达工作可靠性，多采双机冗余备份设计，接收机处于发射系统﹑信号处理系统和监控系统之间，接收机的时序控制设计难度大，控制逻辑设计复杂，需要巧妙构思控制逻辑，认真设计时序控制板。

以往的接收时序控制板不能同时兼容本控和遥控工作状态，在本控和遥控两种工作状态切换时，需要更换工作程序；或者只适应单个接收机系统，无法适用双机冗余备份雷达接收机系统。

实用新型内容

本实用新型为了克服上述现有技术的不足，提供了一种双机冗余备份雷达接收时序控制板，本雷达接收时序控制板采用通用全面的硬件设计，能够适应双机冗余备份雷达接收机系统。

为实现上述目的，本实用新型采用了以下技术措施：

一种双机冗余备份雷达接收时序控制板包括拨码开关单元、第一双向16位收发器单元、第二双向16位收发器单元、第三双向16位收发器、第四双向16位收发器、第五双向16位收发器单元、FPGA控制单元、编程端口单元、继电器、上电程序加载配置器、转换器单元、显示单元以及测试端口，所述拨码开关单元的信号输出端连接第一双向16位收发器单元的信号输入端，所述第一双向16位收发器单元的信号输出端、第二双向16位收发器单元的信号输出端、编程端口单元的信号输出端、上电程序加载配置器的信号输出端均连接FPGA控制单元的信号输入端，所述FPGA控制单元的信号输出端分别连接第三双向16位收发器的信号输入端、第四双向16位收发器的信号输入端、第五双向16位收发器单元的信号输入端、显示单元的信号输入端，所述第三双向16位收发器的信号输出端连接测试端口的信号输入端，第四双向16位收发器的信号输出端分别连接继电器的信号输入端、转换器单元的信号输入端，上电程序加载配置器的信号输入端连接编程端口单元的信号输出端。

本实用新型还可以通过以下技术措施进一步实现。

优选的，所述编程端口单元包括第一JTAG编程端口以及第二JTAG编程端口，所述第一JTAG编程端口的信号输出端、第二JTAG编程端口的信号输出端均连接FPGA控制单元的信号输入端、上电程序加载配置器的信号输入端。

优选的，所述转换器单元包括第一RS422转换器以及第二RS422转换器，所述第一RS422转换器的信号输入端、第二RS422转换器的信号输入端均连接第四双向16位收发器的信号输出端，所述第一RS422转换器的信号输出端输出A通道发射门套信号；第二RS422转换器的信号输出端输出B通道发射门套信号。

优选的，所述拨码开关单元包括多片型号为SMD566-755的第一类拨码开关以及多片型号为SMD566-743的第二类拨码开关，多片第一类拨码开关、第二类拨码开关之间之间彼此相互并联；多片所述第一类拨码开关的引脚1、引脚2、引脚3、引脚4均接地，多片所述第一类拨码开关的引脚5、引脚6、引脚7、引脚8分别连接第一双向16位收发器单元的信号输入端以及限流电阻的一端，所述限流电阻的另一端连接电源；多片所述第二类拨码开关的引脚1、引脚2、引脚3、引脚4、引脚5、引脚6、引脚7、引脚8均接地，多片所述第二类拨码开关的引脚9、引脚10、引脚11、引脚12、引脚13、引脚14、引脚15、引脚16分别连接第一双向16位收发器单元的信号输入端以及限流电阻的一端，所述限流电阻的另一端连接电源。

优选的，所述第一双向16位收发器单元、第二双向16位收发器单元均包括多片型号均为IDT公司生产的74FCT163245CPV芯片；所述第五双向16位收发器单元包括多片型号为IDT公司生产的74FCT162245CPV芯片；所述第三双向16位收发器、第四双向16位收发器的芯片型号均为IDT公司生产的74FCT162245ATPV。

进一步的，所述FPGA控制单元包括控制芯片，所述控制芯片的型号为美国ALTERA公司生产的EP1S10F484I6芯片。

进一步的，所述第一JTAG编程端口采用的型号为DE9SL的插座；第二JTAG编程端口采用的型号为201-2×5GS的双列直插插针。

进一步的，所述继电器的芯片型号为欧姆龙有限公司生产的G6H-2-5VDC芯片；所述上电程序加载配置器的芯片型号为美国ALTERA公司生产的EPC16UC88芯片；所述第一RS422转换器和第二RS422转换器的芯片型号均为美国Maxim Integrated公司生产的MAX491ECSD芯片；所述测试端口采用DB25SL插座。

更进一步的，所述显示单元为双色发光二极管，所述双色发光二极管的型号为BT362057RG。

本实用新型的有益效果在于：

1)、本实用新型包括拨码开关单元、第一双向16位收发器单元、第二双向16位收发器单元、第三双向16位收发器、第四双向16位收发器、第五双向16位收发器单元、FPGA控制单元、编程端口单元、继电器、上电程序加载配置器、转换器单元、显示单元以及测试端口，本实用新型采用通用全面的硬件设计，因此本雷达接收时序控制板能够兼容本控工作状态和遥控工作状态，适用双机冗余备份雷达接收机系统，而且大大地降低了接收机时序控制设计的难度，并且显著地提高了接收时序控制板的通用互换性，而且本实用新型成本低廉，易于实现。

值得特别指出的是：本实用新型只保护由上述物理部件以及连接各个物理部件之间的线路所构成的装置或者物理平台，而不涉及其中的软件部分。

2)、所述FPGA控制单元包括控制芯片，所述控制芯片的型号为美国ALTERA公司生产的EP1S10F484I6芯片，EP1S10F484I6芯片具有1057个可编程逻辑功能模块，10570个逻辑单元数，920448位RAM，335个I/O口，而且资源丰富，价格较低，具有很高的性价比。

附图说明

图1为本实用新型的双机冗余备份雷达接收时序控制板的组成框图；

图2为本实用新型的双机冗余备份雷达部分时序控制框图；

图3为本实用新型的两类拨码开关电路连接原理图；

图4为本实用新型的显示单元的电路原理图。

10—拨码开关单元 21—第一双向16位收发器单元

22—第二双向16位收发器单元 23—第三双向16位收发器

24—第四双向16位收发器 25—第五双向16位收发器单元

30—FPGA控制单元 41—第一JTAG编程端口

42—第二JTAG编程端口 50—继电器

60—上电程序加载配置器 70—转换器单元

71—第一RS422转换器 72—第二RS422转换器

80—显示单元 90—测试端口

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图1所示，一种双机冗余备份雷达接收时序控制板包括拨码开关单元10、第一双向16位收发器单元21、第二双向16位收发器单元22、第三双向16位收发器23、第四双向16位收发器24、第五双向16位收发器单元25、FPGA控制单元30、编程端口单元、继电器50、上电程序加载配置器60、转换器单元70、显示单元80以及测试端口90，所述拨码开关单元10拨码开关单元10用于控制本雷达接收时序控制板工作在遥控工作方式或本控工作方式或指示本雷达接收时序控制板工作在A通道还是B通道，拨码开关单元10的信号输出端输出本控信号至第一双向16位收发器单元21的信号输入端；第一双向16位收发器单元21用于驱动所述本控信号，并将驱动后的本控信号送入FPGA控制单元30的信号输入端；第二双向16位收发器单元22用于接收并驱动外部送来的A通道监控信号、A通道信号处理信号、B通道监控信号、B通道信号处理信号，并将驱动后的A通道监控信号、A通道信号处理信号、B通道监控信号、B通道信号处理信号送入FPGA控制单元30的信号输入端；第三双向16位收发器23用于驱动FPGA控制单元30输出的测试信号，并将驱动后的测试信号送入测试端口90的信号输入端；第四双向16位收发器24用于驱动FPGA控制单元30输出的发射门套信号以及电压控制信号，第四双向16位收发器24分别将驱动后的发射门套信号、驱动后的电压控制信号送入转换器单元70的信号输入端、继电器50的信号输入端；第五双向16位收发器单元25用于驱动FPGA控制单元30输出的本机控制信号，并输出驱动后的本机控制信号；FPGA控制单元30的信号输入端分别连接第一双向16位收发器单元21、第二双向16位收发器单元22、编程端口单元、上电程序加载配置器60的信号输出端，FPGA控制单元30的信号输出端分别连接第三双向16位收发器23、第四双向16位收发器24、第五双向16位收发器单元25的信号输入端；上电程序加载配置器60的信号输入端连接编程端口单元的信号输出端，上电程序加载配置器60的信号输出端连接FPGA控制单元30的信号输入端；显示单元80的信号输入端连接第四双向16位收发器24的信号输出端。

所述FPGA控制单元30的时钟输入端连接20MHz的时钟信号。

所述编程端口单元包括第一JTAG编程端口41以及第二JTAG编程端口42，所述第一JTAG编程端口41的信号输出端、第二JTAG编程端口42的信号输出端均连接FPGA控制单元30的信号输入端、上电程序加载配置器60的信号输入端。

具体的，所述第一JTAG编程端口41安装在本雷达接收时序控制板的前面板上，其选用的是DB9插座，型号为DE9SL，用于雷达整机调试接收时序在线编程和状态采集；第二JTAG编程端口42安装在本雷达接收时序控制板上，采用的型号为201-2×5GS的双列直插插针，用于接收时序单独调试时写程序。

所述转换器单元70包括第一RS422转换器71以及第二RS422转换器72，所述第一RS422转换器71的信号输入端、第二RS422转换器72的信号输入端均连接第四双向16位收发器24的信号输出端，所述第一RS422转换器71的信号输出端输出A通道发射门套信号；第二RS422转换器72的信号输出端输出B通道发射门套信号。从FPGA控制单元30的信号输出端输出的发射门套信号为TTL电平，由于固态发射机体积庞大，需要单独机柜安装，一般距离接收系统较远，为了使门套信号可靠传输，第一RS422转换器71和第二RS422转换器72的芯片型号均选用美国Maxim Integrated公司生产的MAX491ECSD芯片，MAX491ECSD芯片将TTL电平转化为差分RS422电平传输。

所述拨码开关单元10包括多片型号为SMD566-755的第一类拨码开关以及多片型号为SMD566-743的第二类拨码开关，多片第一类拨码开关、第二类拨码开关之间之间彼此相互并联；多片所述第一类拨码开关的引脚1、引脚2、引脚3、引脚4均接地，多片所述第一类拨码开关的引脚5、引脚6、引脚7、引脚8分别连接第一双向16位收发器单元21的信号输入端以及限流电阻的一端，所述限流电阻的另一端连接电源；多片所述第二类拨码开关的引脚1、引脚2、引脚3、引脚4、引脚5、引脚6、引脚7、引脚8均接地，多片所述第二类拨码开关的引脚9、引脚10、引脚11、引脚12、引脚13、引脚14、引脚15、引脚16分别连接第一双向16位收发器单元21的信号输入端以及限流电阻的一端，所述限流电阻的另一端连接电源。

第一类拨码开关和第二类拨码开关均选用小型表面贴装拨码开关，拨码开关单元10的两类拨码开关电路连接原理图如图3所示，图3中只给出了1个SMD566-755和1个SMD566-743电路连接图，CTR1、CTR2、CTR3、CTR4均为时序控制信号，拨码开关单元10接通接到地，时序控制信号输出0V为低电平；拨码开关断开，通过限流电阻接到3.3V的电源上，时序控制信号输出3.3V为高电平。

拨码开关单元10实现的控制信号定义为两类，一类根据约定把某一路开关输出定义为本机的遥控/本控控制位CTR1，并规定低电平为遥控，高电平为本控，这样FPGA控制单元30接收到遥控/本控控制位送来的电平，判断当前是遥控工作方式还是本控工作方式，启动内部的遥控工作方式程序还是本控工作方式程序；根据约定把某一路开关输出定义为A/B通道指示位CTR2，并规定高电平，本接收时序控制板工作在A通道，低电平，本接收时序控制板工作在B通道，这样FPGA控制单元30接收到A/B通道指示位CTR2送来的电平,就能知道本接收时序控制板工作在A通道还是B通道。另一类是定义接收系统其它插件电路所需要的输入控制信号，这类信号模拟信号处理和监控系统送来的控制信号，种类与信号处理和监控系统送来控制信号一一对应，辅助完成接收系统自身的调试。

所述第一双向16位收发器单元21、第二双向16位收发器单元22均包括多片型号均为IDT公司生产的74FCT163245CPV芯片；所述第五双向16位收发器单元25包括多片型号为IDT公司生产的74FCT162245CPV芯片；所述第三双向16位收发器23、第四双向16位收发器24的芯片型号均为IDT公司生产的74FCT162245ATPV。

所述FPGA控制单元30包括控制芯片，所述控制芯片的型号为美国ALTERA公司生产的EP1S10F484I6芯片，EP1S10F484I6芯片具有1057个可编程逻辑功能模块，10570个逻辑单元数，920448位RAM，335个I/O口，资源丰富价格较低，具有很高的性价比。EP1S10F484I6芯片接收拨码开关单元10送来的本控信号﹑A通道监控信号、A通道信号处理信号、B通道监控信号、B通道信号处理信号，根据写入的控制程序，在I/O口输出控制信号经过驱动后送到接收系统的其它插件的电路中。

所述继电器50的芯片型号为欧姆龙有限公司生产的G6H-2-5VDC芯片，其在FPGA控制单元30的一位I/O口控制下，在雷达进行接收噪声系数测试期间，输出15V电压控制噪声源，完成雷达接收噪声系数测试控制。

所述上电程序加载配置器60的芯片型号为美国ALTERA公司生产的EPC16UC88芯片；雷达接收时序控制板的控制程序储存在这个芯片上，雷达接收时序控制板掉电后重新加电时，重新把接收时序控制板的控制程序加载到FPGA控制单元30中。

所述测试端口90采用DB25SL插座，其安装在雷达接收时序控制板的前面板上，FPGA控制单元30可以把经常需要测试的导前信号﹑时钟信号等各送一路到测试端口90中。

如图4所示，所述显示单元80为双色发光二极管，所述双色发光二极管的型号为BT362057RG。雷达接收时序控制板为了实现自身工作状态指示，采用两位I/O口输出控制的双色发光二极管BT362057RG，它在雷达接收时序控制板上的电路连接如图4所示，一位输出控制连接到XVBITE1，一位输出控制接到XVBITE2，当雷达接收时序控制板工作正常时，XVBITE1是高电平，XVBITE2是低电平，双色发光二极管亮绿色；当接收时序控制板工作不正常时，XVBITE1是低电平，XVBITE2是高电平，双色发光二极管亮红色告警。

本实用新型在使用时，可以与现有技术中的软件配合来进行使用。下面结合现有技术中的软件对本实用新型的工作原理进行描述，但是必须指出的是：与本实用新型相配合的软件不是本实用新型的创新部分，也不是本实用新型的组成部分。

图2为雷达部分时序控制框图，A通道主控指示位是A通道监控信号中的一位控制信号，B通道主控指示位是B通道监控信号中的一位控制信号，每路接收时序控制板都接收相同的A通道监控信号、A通道信号处理信号、B通道监控信号、B通道信号处理信号，但是A通道主控指示位和B通道主控指示位电平相反，哪路电平为高，哪路控制信号为主控，接收时序控制板就受哪路信号控制。

表1为接收时序控制板响应输入控制信号逻辑表，H表示高电平，L表示低电平，X表示任意电平。

表1：

CTR1	CTRA	CTRB	接收时序控制板控制状态
				H	X	X	本控
L	H	L	A通道主控
				L	L	H	B通道主控

表1中遥控/本控控制位CTR1优先级高于A通道主控指示位CTRA、B通道主控指示位CTRB，遥控/本控控制位CTR1为高电平时，接收时序控制板工作在本控状态，不响应A通道信号处理信号和A通道监控信号或B通道信号处理信号和B通道监控信号；遥控/本控控制位CTR1为低电平时，接收时序控制板工作在遥控状态，这时看主控指示位A通道主控指示位CTRA和B通道主控指示位CTRB哪一个为高电平，就响应哪路控制信号；上述控制逻辑和A/B通道指示位CTR2配合使用，就构成了接收双机冗余备份控制的方法。

如图2所示，一种双机冗余备份雷达接收时序控制板的工作方法，具体包括以下操作步骤：

将第一类拨码开关或第二类拨码开关中的一路输出定义为遥控/本控控制位，当遥控/本控控制位输出信号为高电平时，本雷达接收时序控制板工作在本控工作状态；当遥控/本控控制位输出信号为低电平时，本雷达接收时序控制板工作在遥控工作状态；遥控/本控控制位输出信号为低电平，而且A通道监控信号中的A通道主控指示位为高电平，B通道监控信号中的B通道主控指示位为低电平时，则本雷达接收时序控制板受A通道信号处理信号和A通道监控信号控制；遥控/本控控制位输出信号为低电平，而且A通道监控信号中的A通道主控指示位为低电平，B通道监控信号中的B通道主控指示位为高电平时，则本雷达接收时序控制板受B通道信号处理信号和B通道监控信号控制；

本控工作的具体操作步骤包括：

S1、所述第一双向16位收发器单元21接收并驱动拨码开关单元10送来的本控信号，经过驱动后的本控信号被送入FPGA控制单元30的I/O口，第二双向16位收发器单元22接收并驱动A通道监控信号、A通道信号处理信号、B通道监控信号、B通道信号处理信号，经过驱动后的A通道监控信号、A通道信号处理信号、B通道监控信号、B通道信号处理信号被送入FPGA控制单元30的I/O口；

S2、所述FPGA控制单元30将驱动后的本控信号作为控制输入信号，FPGA控制单元30的信号输出端分别输出本机控制信号至第五双向16位收发器单元25的信号输入端，输出发射门套信号、电压控制信号至第四双向16位收发器24的信号输入端，输出测试信号至第三双向16位收发器23的信号输入端；

S3、所述第五双向16位收发器单元25驱动本机控制信号，输出驱动后的本机控制信号；所述第四双向16位收发器24驱动发射门套信号、电压控制信号，输出驱动后的发射门套信号至第一RS422转换器71、第二RS422转换器72的信号输入端，所述第一RS422转换器71的信号输出端输出A通道发射门套信号，第二RS422转换器72的信号输出端输出B通道发射门套信号；所述第四双向16位收发器24输出驱动后的电压控制信号至继电器50的信号输入端，所述继电器50的信号输出端输出15V电压信号；所述第三双向16位收发器23驱动测试信号，输出驱动后的测试信号至测试端口90；

遥控工作的具体操作步骤包括：

S1、所述第一双向16位收发器单元21接收并驱动拨码开关单元10送来的本控信号，经过驱动后的本控信号被送入FPGA控制单元30的I/O口，第二双向16位收发器单元22接收并驱动A通道监控信号、A通道信号处理信号、B通道监控信号、B通道信号处理信号，经过驱动后的A通道监控信号、A通道信号处理信号、B通道监控信号、B通道信号处理信号被送入FPGA控制单元30的I/O口；

S2、所述FPGA控制单元30根据接收到的A通道监控信号中的A通道主控指示位和B通道监控信号中的B通道主控指示位来确定A通道还是B通道处于主控状态；如果A通道主控指示位为高电平，则FPGA控制单元30选择接收的A通道监控信号和A通道信号处理信号作为控制信号；如果B通道主控指示位为高电平，则FPGA控制单元30选择接收的B通道监控信号和B通道信号处理信号作为控制信号；选择控制信号后，FPGA控制单元30的信号输出端分别输出本机控制信号至第五双向16位收发器单元25的信号输入端，输出发射门套信号、电压控制信号至第四双向16位收发器24的信号输入端，输出测试信号至第三双向16位收发器23的信号输入端；

S3、所述第五双向16位收发器单元25驱动本机控制信号，输出驱动后的本机控制信号；所述第四双向16位收发器24驱动发射门套信号、电压控制信号，输出驱动后的发射门套信号至第一RS422转换器71、第二RS422转换器72的信号输入端，所述第一RS422转换器71的信号输出端输出A通道发射门套信号，第二RS422转换器72的信号输出端输出B通道发射门套信号；所述第四双向16位收发器24输出驱动后的电压控制信号至继电器50的信号输入端，所述继电器50的信号输出端输出电压信号；所述第三双向16位收发器23驱动测试信号，输出驱动后的测试信号至测试端口90。

Claims (9)

1.一种双机冗余备份雷达接收时序控制板，其特征在于：包括拨码开关单元(10)、第一双向16位收发器单元(21)、第二双向16位收发器单元(22)、第三双向16位收发器(23)、第四双向16位收发器(24)、第五双向16位收发器单元(25)、FPGA控制单元(30)、编程端口单元、继电器(50)、上电程序加载配置器(60)、转换器单元(70)、显示单元(80)以及测试端口(90)，所述拨码开关单元(10)的信号输出端连接第一双向16位收发器单元(21)的信号输入端，所述第一双向16位收发器单元(21)的信号输出端、第二双向16位收发器单元(22)的信号输出端、编程端口单元的信号输出端、上电程序加载配置器(60)的信号输出端均连接FPGA控制单元(30)的信号输入端，所述FPGA控制单元(30)的信号输出端分别连接第三双向16位收发器(23)的信号输入端、第四双向16位收发器(24)的信号输入端、第五双向16位收发器单元(25)的信号输入端、显示单元(80)的信号输入端，所述第三双向16位收发器(23)的信号输出端连接测试端口(90)的信号输入端，第四双向16位收发器(24)的信号输出端分别连接继电器(50)的信号输入端、转换器单元(70)的信号输入端，上电程序加载配置器(60)的信号输入端连接编程端口单元的信号输出端。

2.如权利要求1所述的一种双机冗余备份雷达接收时序控制板，其特征在于：所述编程端口单元包括第一JTAG编程端口(41)以及第二JTAG编程端口(42)，所述第一JTAG编程端口(41)的信号输出端、第二JTAG编程端口(42)的信号输出端均连接FPGA控制单元(30)的信号输入端、上电程序加载配置器(60)的信号输入端。

3.如权利要求2所述的一种双机冗余备份雷达接收时序控制板，其特征在于：所述转换器单元(70)包括第一RS422转换器(71)以及第二RS422转换器(72)，所述第一RS422转换器(71)的信号输入端、第二RS422转换器(72)的信号输入端均连接第四双向16位收发器(24)的信号输出端，所述第一RS422转换器(71)的信号输出端输出A通道发射门套信号；第二RS422转换器(72)的信号输出端输出B通道发射门套信号。

4.如权利要求3所述的一种双机冗余备份雷达接收时序控制板，其特征在于：所述拨码开关单元(10)包括多片型号为SMD566-755的第一类拨码开关以及多片型号为SMD566-743的第二类拨码开关，多片第一类拨码开关、第二类拨码开关之间之间彼此相互并联；多片所述第一类拨码开关的引脚1、引脚2、引脚3、引脚4均接地，多片所述第一类拨码开关的引脚5、引脚6、引脚7、引脚8分别连接第一双向16位收发器单元(21)的信号输入端以及限流电阻的一端，所述限流电阻的另一端连接电源；多片所述第二类拨码开关的引脚1、引脚2、引脚3、引脚4、引脚5、引脚6、引脚7、引脚8均接地，多片所述第二类拨码开关的引脚9、引脚10、引脚11、引脚12、引脚13、引脚14、引脚15、引脚16分别连接第一双向16位收发器单元(21)的信号输入端以及限流电阻的一端，所述限流电阻的另一端连接电源。

5.如权利要求4所述的一种双机冗余备份雷达接收时序控制板，其特征在于：所述第一双向16位收发器单元(21)、第二双向16位收发器单元(22)均包括多片型号均为IDT公司生产的74FCT163245CPV芯片；所述第五双向16位收发器单元(25)包括多片型号为IDT公司生产的74FCT162245CPV芯片；所述第三双向16位收发器(23)、第四双向16位收发器(24)的芯片型号均为IDT公司生产的74FCT162245ATPV。

6.如权利要求2所述的一种双机冗余备份雷达接收时序控制板，其特征在于：所述FPGA控制单元(30)包括控制芯片，所述控制芯片的型号为美国ALTERA公司生产的EP1S10F484I6芯片。

7.如权利要求2所述的一种双机冗余备份雷达接收时序控制板，其特征在于：所述第一JTAG编程端口(41)采用的型号为DE9SL的插座；第二JTAG编程端口(42)采用的型号为201-2×5GS的双列直插插针。

8.如权利要求3所述的一种双机冗余备份雷达接收时序控制板，其特征在于：所述继电器(50)的芯片型号为欧姆龙有限公司生产的G6H-2-5VDC芯片；所述上电程序加载配置器(60)的芯片型号为美国ALTERA公司生产的EPC16UC88芯片；所述第一RS422转换器(71)和第二RS422转换器(72)的芯片型号均为美国Maxim Integrated公司生产的MAX491ECSD芯片；所述测试端口(90)采用DB25SL插座。

9.如权利要求1所述的一种双机冗余备份雷达接收时序控制板，其特征在于：所述显示单元(80)为双色发光二极管，所述双色发光二极管的型号为BT362057RG。